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Parallel PNP 및 N+ drift가 삽입된 높은홀딩전압특성을 갖는 ESD보호회로에 관한 연구 (A Study on ESD Protection Circuit with High Holding Voltage with Parallel PNP and N+ difrt inserted)

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최초등록일 2025.03.13 최종젿작일 2020.09
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Parallel PNP 및 N+ drift가 삽입된 높은홀딩전압특성을 갖는 ESD보호회로에 관한 연구
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    서정뵖

    · 발행기관 : 한국전기전자학회
    · 수록지 정보 : 전기전자학회논지 / 24권 / 3호 / 890 ~ 894페이짿
    · 저자명 : 곽재창

    초록

    본 논에서는 대표적인 ESD 보호소자인 LVTSCR의 구조적 변화를 통해 높은 홀딩전압 특성을 가지는 ESD 보호소자를제안한다. 제안된 ESD 보호소자는 병렬 PNP path왿 긴 N+ drift 영역을 삽입하여 기존의 LVTSCR보다 높은 홀딩전압을 가지며, 일반적인 SCR 기반 ESD보호소자의 단점인 Latch-up 면역특성을 향상시킨다. 또한 기생 BJT들의 유효 베이스 폭을설계변수로 설정하였으며, N-Stack 기술을 적용하여 요구되는 application에 적용할 수 있도록 시놉시스사의 TCAD 시뮬레이션을 통해 제안된 ESD 보호소자의 전기적 특성을 검증하였다.

    영어초록

    In this paper, we propose an ESD protection device with improved electrical characteristics through structural changesof LVTSCR, a typical ESD protection device. The proposed ESD protection device has a higher holding voltage than theexisting LVTSCR by inserting a long N+ drift region and additional P-Well and N-Well, and improves the latch-upimmunity, a chronic disadvantage of a general SCR-based ESD protection device. In addition, the effective base width ofparasitic BJTs was set as a design variable, and the electrical characteristics of the proposed ESD protection device wereverified through Synopsys’ TCAD simulation so that it can be applied to the required application by applying theN-Stack technology.

    참고자료

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