실험(1) 플마플롭 예비보고서

1. 목적

순서논리회로의 기반이 되는 플마플롭(flip-flop)을 RS, D, T, JK, 주종(master-slave) 플마플롭 등을 대상으로 하여 동작 원리를 살펴보고 전반적인 이해를 도모하도록 한다.

2. 관련이론

이 실험에서는 입력 신호의 순서에 따라서 동작 및 출력이 달라지는 순서 논리회로에 관하여 실험하고자 한다.
순서논리회로를 구성하는 기본소자는 플마플롭이다. 플마플롭은 쌍안정 멀티바이브레이터(bistable multivibrator)를 일컫는 것으로 0과 1, 두 개의 안정된 상태를 출력으로 갖는다. 이 때 두 개의 출력은 항시 상반된 상태에 있으며, 한 쪽의 출력을 라 하면, 다른 한쪽의 출력은 가 된다. 플마플롭은 기억소자로 사용되며, 또한 주파수를 분할하거나 카운터(counter)를 제작하는 등에 널리 응용된다. 일반적으로 플마플롭은 그 입력회로의 구성에 따라서 RS 플마플롭, D 플마플롭, T 플마플롭, JK 플마플롭 등으로 구분된다.

2.1 기본 RS 플마플롭

가장 단순한 형태의 RS 플마플롭은 단지 두 개의 NAND 게이트나 NOR 게이트로 구성할 수 있다. 그럼 1과 그림 2는 두 개의 NAND 게이트로 만든 기본 RS플마플롭의 회로왿� 표시기호가 주어져 있다. 입력은 각각 S왿� R로 표기되고 출력은 각각 왿� 로 표기된다. 이 때 S왿� R은 각각 Set과 Reset을 의미하며 이 회로에서 왿� 가 입력으로 사용된 것은 각각의 입력과 NAND 게이트 사이에 NOT 게이트가 하나씩 연결된 것으로 보면 된다.

그림 3은 NOR 게이트로 구성된 RS 플마플롭이다. NOR 게이트로 구성된 RS 플마플롭은 입력은 위의 경우처럼 S왿� R로 표기되고 출력은 각각 왿� 로 표기된다.
만일 S=1, R=0이면, 왿� 는 앞의 상태왿�는 관계없이 항상 1과 0의 상태로 되고, S=0, R=1이면 반대로 0과 1의 상태로 된다. 또 만일 S왿� R이 동시에 0이 되면 왿� 는 앞의 상태를 그대로 유지하게 된다.