VLSI sequence dectector 설계

Sequence Detector 설계
-이번학기 VLSI에서는 verilog code를 이용해서 sequence detector를 설계 하였다.
project schematic은 아래 그림과 같다.
input은 seqin, clk, rst_n 이고 output은 flag이다.
state diagram은 다음과 같다.
작성한 verilog 코드는 위의 state diagram을 참고로 작성 하였다.

compiler는 modelsim을 사용 하였고 작성한 코드는 다음과 같다.

output인 flag는 내부registor의 output이므로 wire가 아닌 reg로 하였다. state의 개수는 5개 이므로 state variable을 3bit로 지정하여 start를 000, S1을 001, S2를 010, S3을 011, S4를 100으로 지정하였다. 그리고 state는 clock의 positive edge에서만 반응하고 reset이 1인 경우 start state이고, reset이 0인 경우 next state를 따른다. next state는 각 case별로 if문을 써서 seqin이 0 or 1의 경우를 나누어서 코딩 하였다.
그리고 simulate를 하기 위해 clock의 주기왿� 각각의 경우를 따져서 seqin, srt_n을 임의로 지정하여 코드를 다시 짰으며 그 코드는 아래왿� 같다.

중략..

verilog라는 언어를 처음 배웠고 modelsim이라는 프로그램도 이번 프로젝트를 하면서 처음 써 봤다. VLSI강의 시간에 배우고 따로 책을 보고, 인터넷에서 참고자료를 많이 보기도 하였다. 그래도 처음으로 사용해본 언어라서 많은 시행착오가 있었다. verilog는 기본적인 structure는 C언어왿� 비슷하지만 막상 해보면 C언어왿�는 전혀 딴판이다. 특히 parameter 함수를 이해하는데 큰 어려움이 있었다. 처음 코드를 작성할 때는 위에서 쓴 함수들을 모두 이해하지 못하고 시작하였지만 시행착오는 경험하고 troubleshooting을 하면서 어느 정도 알게 되었다.