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병렬 가산기 설계 예비보고서

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최초등록일 2014.07.25 최종젿작일 2014.04
병렬갿산기 전가산기 schematic 예비
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병렬 가산기 설계 예비보고서
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    목차

    1. 실험 목표

    2. 예비 이론
    (1) BCD
    (2) BCD 덧셈

    3. 실험 내용
    3-1. 실험 1. 8비트 병렬 가산기를 설계하시오.
    (1) 전가산기를 논리 기호로 만들고 8비트 가산기를 그리시오
    3-2. 실험 2. 10비트 병렬 가산기를 설계하시오.
    (1) VHDL 코딩
    1) 방법1
    2) 방법2 : component로 전가산기를 선언하여 설계

    4. 출처 (Reference)

    5. 고찰


    본내용

    1. 실험 목표
    - VHDL 라이브러리의 기본적인 문법을 이해하고, 전가산기를 이용하여 병렬갿산기를 설계한다.

    2. 예비 이론
    ※ signal과 variable의 차이
    (1) BCD
    - 2진화 10진법으로 binary-coded decimal의 약어. 이 코드는 0~9까지의 10진수 1자리를 4비트의 2진수로 표현한 것이다. 10진수를 나타낼 경우 8-4-2-1이라는 자리값을 부여한 4비트의 2진수로 표현하고, 자리값의 합이 10진의 1자리를 나타내고 있다
    (2) BCD 덧셈
    - BCD 코드는 10진수를 0~9까지 2진화한 코드로 , 실제표기는 2진수지만 10진수처럼 사용한다. 즉 10을 초과하는 1010~1111의 6개는 사용하지 않는다.
    - BCD코드의 연산은 10진 코드왿 같은 방식이다. 예를 들면 다음과 같다.
    - 계산 결과가 9를 초과하면 결과값에 6(0110)을 더한다.

    <중 략>

    - 실험 2. 10비트 병렬 가산기를 설계하시오.
    (1) VHDL 코딩
    1) 방법1
    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;
    use ieee.std_logic_unsigned.all;

    entity A9_KSH_HSY is
    port( X : in std_logic_vector (9 downto 0);
    Y : in std_logic_vector (9 downto 0);
    S : out std_logic_vector (10 downto 0) );
    end A9_KSH_HSY;

    architecture Behavioral of A9_KSH_HSY is
    begin
    S <= ('0' & X) + ('0' & Y);
    end Behavioral;

    참고자료

    · 아이캠퍼스(논리회로설계실험) 5주차 강의자료 : www.icampus.ac.kr
    · BCD : http://terms.naver.com/entry.nhn?docId=816148&cid=209&categoryId=209
    · [네이버 지식백과] 2진화 10진수 [BCD] (컴퓨터인터넷IT용어대사전, 2011.1.20, 일진사)
    · http://ko.wikipedia.org/wiki/BCD
    · BCD 덧셈 : http://zrungee.tistory.com/17
    · 8비트&10비트 병렬 가산기 설계 : Charles H. Roth, Jr. and Lizy Kurian John, "Digital Systems Design Using VHDL 2nd Edition", THOMSON

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