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VHDL실습 디지털시계, 1초 생성기, 60초 카운터 등

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최초등록일 2015.05.30 최종젿작일 2014.04
VHDL실습 디지털시계 1초 생성기 60초 카운터
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VHDL실습 디지털시계, 1초 생성기, 60초 카운터 등
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    목차

    1. 1초 생성기
    2. 60진 카운터(초, 분)
    3. 12진 카운터(시간)
    4. FND Decoder & 2x1 Mux
    5. TOP Design_Vhdl
    6. TOP Design_Schematic

    본내용

    ● 디지털 시계의 전반적인 설계를 위해 필요한 회로들을 파악하고 설계를 시작한다.
    ● COMPONENT 구문 - 미리 설계된 회로들을 블록화, 부품화하여 전체 시스템을 구조적, 계층적으로 표현하는데 사용.

    1초 생성기(segment)
    - 최대 시뮬레이션 가능 시간이 100us이기 때문에 sen end time에서 End time값을 100us로 설정해주고, 시뮬레이터로 표현하는데 한계가 있기 때문에 cnt의 조건문에서 24999999를 2499로 바꿔준다. 카운트가 2499까지 되면 0이 되고 sig값이 상승함을 확인 할 수 있다.

    60진 카운터
    초기 값 입력이 0, 클럭이 falling edge일 때 0~59까지 카운트 된다.
    cnt_ten가 5, cnt_one가 9가 될 때(59->60 으로 넘어갈 때 60이 아닌 0으로 넘어가고 동시에 캐리가 1 올라가게 된다) 1을 넘겨줄 캐리 값을 설정해준다.
    digit_one, digit_ten를 각각 4bit로 출력한이유는 FND 디코더로 숫자를 표현하기 위해서이다.

    참고자료

    · 없음

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