[기초전자회로실험1] "D latch and D flip-flop, J-K flip-flop" 예비보고서

1. 실험제목
① D latch and D flip-flop
② J-K flip-flop

2. 실험목적
D latch and D flip-flop
① Study to construct D latch with NAND gates and inverter
② Study differences between latch and flip-flop
③ Study some application circuits for latch and flip-flop

J-K flip-flop
① Test multiple designs of J-K flip-flop including a synchronous and asynchronous input
② Observe frequency division in toggle mode

< 중 략 >

4. 관련이론
래치왿� 플립 플롭은 정보를 저장하는 기본 요소이다. 하나의 래치 또는 플립 플롭은 하나의 정보를 저장할 수 있다. 래치 (Latch)왿� 플립플롭 (Flip-Flop)은 모두 상태 정보를 저장하는 디지털 회로이다. 래치는 레벨 트리거로 동작하고 플립플롭은 클럭의 엣지 (Edge)에서 동작한다.

Latch
① 레벨트리거로 동작한다.
② clock을 가지고 있지 않다.

Flip-Flop
① clock edge에서 동작한다.
② clock의 전환으로 출력의 상태를 바꾼다.

SR래치는 NOR 게이트로 이루어져 있을 때 S, R이 HIgh 값을 가지는 경우 ‘부정’ 으로 작동하지 않는다.
NAND 게이트로 이루어져 있을 때 S, R이 Low 값을 가지는 경우 ‘부정’ 으로 작동하지 않는다. 이왿� 같은 문제를 가진 순서회로의 문제를 해결한 D플립플롭과 J-K 플립플롭이 있다.
D플립플롭의 경우 Input의 한 부분을 인버터를 추가하여 두 값이 역으로만 입력되어 출력에 문제가 없게 하였다. 다만 D플립플롭의 경우 Set과 Reset만 존재하므로 응용에 제한을 받는다.