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vhid 전가산기 이용 설계 보고서

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최초등록일 2020.12.11 최종젿�작일 2020.04
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vhid 전가산기 이용 설계 보고서
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    목차

    1. 전가산기 설계 실습 결과 보고서
    2. 전가산기 논리식을 통한논리도
    3. 전가산기 진리표,논리도를 통한 코딩
    4. 전가산기 코딩으로 인한 시뮬레이션 결과
    5. 전가산기 DIGCOM 키트 실험 결과
    6. 전가산기 설계 실습 결과 후 내 생각

    본��내용

    실습 목적
    가수(addend), 피가수(augend), 올림수(carry)를 표시하는 세 가지 입력(input)을 「합」과 「올림수」 두 가지 출력으로서 출력하는 전가산기는 반가산기(half-adder)에서는 고려되지 않았던 하위의 가산 결과로부터 올림수를 처리할 수 있도록 한 회로이며, 일반적으로는 가산기 두 가지왿� 올림수용의 회로로 구성되어 있다.
    입력: X(피가수), Y(가수) , Cin (하위 자리에서온 자리 올림수)
    출력: S(합), Cout(상위 자리로갈 자리올림수)
    기능: A = B = Cin = 0 이면 S = 0 Cout = 0
    A, B, Cin 중 하나만 1이면 S = 1, Cout = 0
    A, B, Cin 중 2개가 1이면 S = 0, Cout = 1
    A, B, Cin 모두 1이면 S = 1, Cout = 1
    전가산기 설계 과정을 통해 조합논리회로를 Verilog로 설계하는 방법에 대해 공부한다. 또한 이 실습을 통해서는 case 형식을 배울 수 있다.

    실습내용
    1. 전가산기 연산은 다음 식과 같다. 이 식은 X, Y, Cin 3비트에 대해 산술 덧셈을 실행하는 조합논리회로이다. 이 회로는 3비트 입력과 2비트 출력으로 구성되며, 입력 중 가장 마지막 비트는 아랫자리에서 올라오는 캐리를 나타낸다. 3비트 덧셈결과는 0~3까지의 범위를 가지므로 출력은 최소한 2비트가 필요하다 출력 2비트는 각각 2진 덧셈 결과 S왿� 캐리 C를 나타내며, 캐리는 윗자리로의 올림수를 나타낸다. 전가산기의 진리표를 완성하자.

    참고자료

    · 없음
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