홍익대학껓 전전 실험1 플마플롭 예비보고서

1. 목적 : 순서논리회로의 기반이 되는 플마플롭을 RS, D, T, JK, 주종 플마플롭 등을 대상으로 하여 동작 원리를 살펴보고 전반적인 이해를 도모하도록 한다.

2. 플마플롭의 원리 플마플롭을 설명하기 전에 먼저 순차회로에서 많이 사용되는 클럭(clock)이라고 하는 신호왿� 몇 가지 용어들에 대해 알아보자. 클럭 신호는 일반적으로 아래 그림에 나타낸 것과 같이 시간에 따라 0과 1 값을 주기적으로 반복하여 갖는 신호를 말한다.(참고로 클럭의 한 주기내에서 1이 되는 구간과 0이 되는 구간의 길이가 반드시 같을 필요는 없다.) 또한 그림에서 클럭 신호 값이 0에서 1로 변하는 부분을 상승 모서리(영어로는 "positive-going edge" 또는 "rising edge" 라고 함)라고 말하고, 1에서 0으로 변하는 부분을 하강 모서리("negative-going edge" 또는 "falling edge")라고 말한다. 일반적으로 클럭 신호는 회로도에서 영어 약자로 CLK 또는 CP 라고 표기한다.

3. 이론 :
플마플롭(Flip-Flop)
두 개의 출력은 항시 상반된 상태에 있으며 한쪽의 출력을 라 하면 다른 한쪽은 Q
기억 소자로서 사용되며 주파수 분할, 카운터 제작등에 널리 이용
플마플롭은 쌍안정 멀티브레이터를 일컷는 것으로 "0"과 "1" 두 개의 안정된 상태를 출력
2개의 NAND게이트 또는 NOR게이트 출력을 서로 다른 쪽 입력에 연결하여 구성한다,

(1)기본 RS 플마플롭
기본 플마플롭은 단지 두 개의 NAND 게이트나 NOR 게이트에 의해서 구성
S왿� R은 각각 Set왿� Reset를 의미
입력은 각각 S왿� R로 표기
출력은 각각 Q 왿� Q'로 표기
만일 S=1, R=0으로 해 주면 왿� 는 앞의 상태왿�는 관계 없이 항상 1과 0의 상태로 되 고 반대로 해줄 경우 그 반대의 결과가 된다. S왿� R이 동시에 0일 경우, 값이 그대로 유 지되며 입력이 동시에 1이 될 순 없다