논��회로실험- 갿�산기왿� 감산기 예비보고서

(1) 갿�산기왿� 감산기를 비교 설명하시오.
→ 전감산기는 이진 뺄셈 알고리즘의 한 비트를 다루는데, 이 알고리즘은 입력 비트 X(피감수), Y(감수), 그리고 BIN (borrow in)과 출력비트 D(차), 그리고 BOUT(borrow out)을 갖는다. 이진뺄셈표에 대응하는 논리식은 다음과 같다.

D = X Y BIN
BOUT = X`․Y + X`․BIN + Y․BIN

→ 이 식들은 전갿�산기에 대한 식들과 매우 유사하다. 2의 보수 뺄셈 연산, X-Y는 덧셈 연산 즉 Y의 2의 보수를 X에 더하여 수행할 수 있다는 것을 우리는 알고 있다. Y의 2의 보수는 Y의 비트 단위보수에 논리 1을 더한 값이다. 상기 논리식을 조작하여 이들이 맞음을 확인할 수 있다.

BOUT = X`․Y + X`․BIN + Y․BIN
BOUT` = (X + Y`)․(X + BIN`)․(Y` + BIN`) ← 일반화된 드모르간 정리
= X․Y` + X․BIN` + Y`․BIN` ← 곱분해
D = X Y BIN = X Y` BIN` ← XOR 입력의 보수화

→ 전갿�산기의 식들과 비교하여 보면, 위의 식들을 이용하여 전갿�산기로부터 전감산기를 구성할 수 있다는 것을 알 수가 있다. 결론적으로 갿�산기왿� 감산기의 구성은 비슷하다. 하지만 입력상에서 감산기의 경우는 갿�산기왿�는 다르게 X에는 피감수를 입력하고 Y에는 감수를 입력한다. 또한 갿�산기에서의 합과 자릿수 올림은 감산기에서는 차왿� 받아내림으로 나타내어진다.
→ 논��회로에서 볼때의 차이는 반감산기의 구성이 XOR gate왿� AND gate로 이루어져 있다면 감산기의 경우는 AND gate의 X의 입력부분에 NOT gate를 추가시켜 X입력을 X`입력으로 inverting 시켜준 것이다.
→ 아래는 반갿�산기왿� 반감산기의 진리표 비교이다.