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확장성에 유리한 병렬 알고리즘 방식에 기반한 GF(2m) 나눗셈기의 VLSI 설계

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최초등록일 2025.05.25 최종젿작일 2005.06
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확장성에 유리한 병렬 알고리즘 방식에 기반한 GF(2m) 나눗셈기의 VLSI 설계
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    서정뵖

    · 발행기관 : 한국정보통신학회
    · 수록지 정보 : 한국정보통신학회논지 / 9권 / 3호 / 633 ~ 637페이짿
    · 저자명 : 문상국

    초록

    본 연구에서 제안한 유한체 나눗셈기는 기존에 존재하는 알고리즘을 개선하여 병렬 처리가 가능하도록 개선하였고, 이를 위하여 n bit look-up table 참조 방식을 도입하여 division당 2m/n cycle의 연산 처리량을 가질 때, n의 증가에 따른 회로 면적의 증가, 동작 주파수의 감소가 적어지게 된다. 이에 따라, 높은 연산 처리량과 적은 회로 면적이라는 두 가지 목표를 모두 달성할 수 있는 나눗셈기의 구현이 가능해졌다. 이를 바탕으로, Reed-Solomon Code왿 ECC (Elliptic Curve Cryptography) 암호화 알고리즘 등, 통신의 오류 정정 부호 분야왿 암호화 분야에서 자주 응용되는 Galois Field에서의 나눗셈 연산을 수행하는 GF(2m) 나눗셈기를 VHDL을 이용하여 설계하고 FPGA에 구현하여 기능을 검증하였다. 제안된 나눗셈기는 m=4, n=2의 경우에 대해 설계, 검증을 수행하였다. 회로의 구현은 Altera의 10만 게이트 급 FPGA EP20K30ETC144-1 Chip을 이용하여 77Mhz의 최대 동작 주파수상에서의 동작을 검증하였다.

    참고자료

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