clock & stopwatch 프로그램 소스 및 파형분석(verilog 를 이용한)

1. clock
그냥 일반적인 전자시계의 모듈로써 가장 간단하고 기본적인 시계이다. 실제 시간과 똑같이 설계 하였다.

∎ watch_clock (기본적인 시계) module (1)
module watch_clock(clk, rst, hour1, min2, min1, sec2, sec1);
input clk, rst;
output [3:0] sec1,min1,hour1;
output [2:0] sec2,min2;
reg [6:0] sec_set;
reg [3:0] sec1, min1, hour_1;
reg [2:0] sec2, min2;

always @(posedge clk or posedge rst)
begin
if (rst)
sec_set<=7`d0;
else if (clk) begin
if(sec_set==7`d99)
sec_set<=7`d0;
else
sec_set<=sec_set+1`b1;
end
else
sec_set <= sec_set;
end
always @(posedge clk or posedge rst)
begin
if (rst) begin
sec1<=4`d0;
sec2<=3`d0;
end
else if (clk) begin
if(sec_set==7`d99) begin
if(sec1==4`d9) begin
sec1<=4`d0;
if(sec2==3`d5)
sec2<=3`d0;
else
sec2<=sec2+1`b1;
end