디지털 논리회로(디논), ModelSim을 이용한 VHDL설계 (4bit full adder, 4비트 전가산기)

실습 내용: ModelSim을 이용해 4bit full adder를 설계하고 테스트벤치를 이용해 시뮬레이션 파형을 구하고 파형을 분석한다.

-4비트 가산기의 구현 조건
1. 1bit full adder의 동작을 포함한다.
2. 1bit full adder를 설계할 때 XOR연산을 사용하지 않는다.
3-1. 입력 X의 초기값은 “0101”이고, 2ns간격으로 “1011”과 “0101”이 반복된다.
3-2. 입력 Y의 초기값은 “1001”이고, 5ns 간격으로 shift right logical 연산 동작을 한다.
3-3. Cin의 초기값은 ‘0’이고 3ns간격으로 1과 0이 반복되며 바뀐다.

1) 1bit full adder의 설계과 구현
먼저 1bit full adder를 구현한 뒤, 1bit full adder 4개를 연결한 방식의 4bit full adder를 설계할 것이다. 1bit full adder는 입력되는 비트 X, Y를 더하되, 이전 1bit full adder에서 자릿수 올림(carry)에 의해 출력된 캐리가 1이면 캐리까지 더하여서 그 합이 1이 넘으면 다음 비트의 가산기에 캐리 1을 전달하고 나머지 수를 Sum으로 전달하는 동작을 수행한다. 1bit full adder의 입출력을 truth table로 나타내고 output의 카르노 맵을 나타내면 다음과 같다.

< 중 략 >

2) 4bit full adder의 설계왿� 구현
4bit full adder는 미리 설계해둔 모듈 fulladder_1를 이용하여 만든다. 4bit full adder의 엔티티 fulladder_4를 선언하고, port를 선언할 때 입력 X, Y는 4비트 버스 입력으로, Sum은 4bit 버스 출력으로 선언한다. 4bit full adder의 아키텍처 선언과 begin 사이에 컴포넌트 fulladder_1의 포트를 엔티티 fulladder_1의 포트왿� 동일하게 선언하여 아키텍처에 fulladder_1의 객체 FA를 4개 선언한다.