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verilog 엘리베이터 verilog 게임 FPGA verilog verilog 시계 FPGA adder

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"Verilog code" 검색결과 41-60 / 573건

verilog code - (combo kit) 10진수 2자리수 곱셈, led, 7-segment, vfd로 출력

kit_4multiplier_LedSegVfd▶ kit_4multiplier_LedSegVfd의 동작 설명multiplier 이므로 두 수를 입력받아 곱셈하고, 그 결과값을 출력으로 나타낸다.입력은 0부터 F까지, 총 열 여섯 개의 keypad 버튼을 입력값으로 한다...

리포트 | 14페이짿� | 2,000원 | 등록일 2014.04.25

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verilog code - (combo kit) 10진수 2자리수 나눗셈, led, 7-segment, vfd로 출력

kit_4divider_LedSegVfd▶ kit_4divider_LedSegVfd의 동작 설명multiplier 이므로 두 수를 입력받아 나눗셈하고, 그 결과값을 출력으로 나타낸다.입력은 0부터 F까지, 총 열 여섯 개의 keypad 버튼을 입력값으로 한다.나눗셈이므..

리포트 | 15페이짿� | 2,000원 | 등록일 2014.04.25

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[Verilog 언어] 기본시계 소스코드입니다.

1. 소 스module timer(Mili_Low, Mili_High,Sec_Low, Sec_High, Min_Low, Min_High, Hour_Low, Hour_High, CLK); output [3:0] Mili_Low, Mili_High, Sec_Low, Se..

리포트 | 2페이짿� | 2,500원 | 등록일 2009.01.14

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Verilog와 VHDL을 최상위 설계 소스 코드를 입력으로 한 디폴트 테스트벤치 소스 코드 템플릿 생성 프로그램 소스

Verilog 1995와2001와 VHDL포트 목록으로 선언된 설계 소스 코드을 읽어 들여서 초기화된 verilog 테스트 벤치 코드로 변환 해주는 프로그램.목차1.소스 코드2.프로그램 실행 화면3.실행 프로그램

리포트 | 5,000원 | 등록일 2012.12.26 | 수정일 2014.04.10

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4bit circular shift register (Xillinx, Verilog, 소스코드, 파형포함)

HW5정뵖통신공학붿�■ Code / 시뮬레이션 파형`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Enginee..

리포트 | 6페이짿� | 1,500원 | 등록일 2012.04.02

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[Flowrian] Hamming 코드 기반 Error Detection/Correction 회로의 Verilog 설계 및 시뮬레이션 검증

) 인터페이스 회로이다. 프로세서가 메모리로 데이터를 전송하는 경우는 16 비트 데이터에 6 비트의 해밍 코드를 추가하여 22 비트의 데이터를 메모리로 전송한다. 반대로 메모리 ... 는 원래의 비트로 복귀하지는 못하고 데이터에 오류가 존재함을 감지하여 프로세서에 알린다. Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.

리포트 | 10페이짿� | 2,500원 | 등록일 2011.10.29

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verilog code - (combo kit) 10진수 2자리수 계산기(덧셈,뺄셈,나눗셈,곱셈), 7-segment, vfd로 출력

kit_calculator_SegVfd_2digit▶ Module kit_calculator_SegVfd_2digit 의 동작 설명⇒ 0부터 99까지의 2자리 수를 입력 하고 덧셈이나 뺄셈, 곱셈, 나눗셈 중 하나의 연산을 선택한 후 다시 0부터 99까지의 두자 ⇒ 리..

리포트 | 32페이짿� | 3,000원 | 등록일 2014.04.25

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Verilog 및 Quartus ll를 이용한 논리회로 설계/택시미터기 구현/소스코드/설명서/최종 PPT

●택시미터기 상태를 결정 하는 SWITCH가 3가지 있다. ●DIP SWITCH1번, DIP SWITCH2번과 DIP SWITCH3번을 사용한다. (S11/3번째 줄 DIPSWITCH)●SWITCH에 따른 상태를 표로 나타냈다.

리포트 | 1페이짿� | 4,000원 | 등록일 2013.11.06 | 수정일 2014.06.24

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carry select adder(CSA), ripple carry adder(RCA) 의 설계, delay, area 비교 [verilog]code 포함

carry select adder(CSA), ripple carry adder(RCA) 의 설계, delay, area 비교각각의 설계 방식에 따란 덧셈기의 속도 비교

리포트 | 13페이짿� | 1,500원 | 등록일 2010.08.02

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[컴퓨터 구조] MIPS multi-cycle 구현(Quarters II, Verilog 코드 이용)

connect the given block diagram correctly. Also some blocks has incomplete verilog codes. We have ... to complete these verilog codes too. In this multi-cycle, ten instructions are given and must be ... ource code. The control block is most important part. I just attached missing parts. 1. Control_multi.valways@(state)begincase(state)S0 : begin

리포트 | 18페이짿� | 4,000원 | 등록일 2009.06.21

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verilog 로 구현한 12bit ripple carry adder, 2stage 과 3stage 파이프라인에 따른 비교 [code 포함]

12bit ripple carry adder 를 2stage 와 3stage 파이프라인에 따른 비교 결과입니다.

리포트 | 7페이짿� | 1,500원 | 등록일 2010.07.21

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[컴퓨터 구조] MIPS single-cycle 구현(Quarters II, Verilog 코드 이용)

have to connect the given block diagram correctly. Also some blocks has incomplete verilog codes. We ... have to complete these verilog codes too. In this single-cycle, eleven instructions are given and

리포트 | 11페이짿� | 3,500원 | 등록일 2009.06.26

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32bit ALU(연산기) 베릴로그(Verilog) 소스코드, 시뮬레이션 분석, 블록다이어그램, 고찰

하면 된다. 각 툴에 대한 Web Edition 구축이나 사용 방법에 대해서는 과목 게시판을 통해 서로 도움을 주고받기 바란다.2. Verilog 소스코드2.1 Verilog 소스코드/* ... 째 단계로, Verilog HDL 언어로 32비트 ALU(Arithmetic Logic Unit)을 설계한다. 이를 통해 범용 프로세서의 핵심 코어인 32비트 ALU의 구조 및 ... 동작을 이해한다. 그리고 설계 과정 중 필요한 툴의 사용법을 익힌다. 이 프로젝트의 핵심 내용은 다음과 같다.- Verilog HDL 언어의 습득- Xilinx ISE Webpack

리포트 | 12페이짿� | 1,500원 | 등록일 2009.07.22

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Verilog로 짠 5층 엘리베이터 콘트롤러( 외부 & 내부 버튼 구현 ) < RTL code,PPT,Test-Bench >

..FILE:elevator_1_2.v/*-- MODULE: Elevator Controller---- FILE NAME: Elevator_1_01.v-- VERSION: 1.2-- DATA: 2007/6/21-- AUTHOR: Jongkyu Oh.------ CODE..

리포트 | 26페이짿� | 3,300원 | 등록일 2007.07.04

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맨체스터 라인 코드 베릴로그 구현

에 0을 그리고 나머지 반주기 동안에 0을 수신하는 데이터에 대해서는 1을 수신데이터로 보낸다. 위의 기능을 구현하기 위한 로직 블록을 verilog로 설계 코드를 구현하고 그 ... 동작을 확인하기 위해서 검증과정을 verilog로 구현한다.맨체스터 코드의 초기 리셋 과정에서 엔코딩과 디코딩에서 동기과정이 필요하여 무시되는 초기 데이터가 존재하며 그 이후 ... 에는 데이터가 정상적으로 송수신 된다.목차입출력 포트 개요TX 설계 코드RX 설계 코드TX 검증 코드RX 검증 코드타이밍도(작성자:탁OO 2023.10.22)입출력 포트 개요초기 정렬과정

리포트 | 11페이짿� | 3,500원 | 등록일 2023.10.22 | 수정일 2023.10.23

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BCD갿�산기 verilog 설계

한다.실습 내용실습결과Verilog설계- BCD 가산기의 Verilog 코드 기술BCD_ADDERtb_BCD_ADDERmodule BCD_ADDER(A,B,C,RESULT ... 제��BCD 가산기 설계실습 목적BCD는 디지털에서 사용하는 2진 코드를 이용해 10진수를 표현한 값이다. 일상생활에서는 10진수를 사용하지만 디지털 연산은 2진수를 기반으로 하

리포트 | 2페이짿� | 2,000원 | 등록일 2020.12.19

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우선순위 인코더 verilog 설계

+d6+d5’d4’d3+d5’d4’d2a0 = d7+d6’d5+d6’d4’d3+d6’d4’d2’d1Verilog 설계1.우선순위 인코더를Verilog 또는 VHDL로 설계하고 다음에 코드를 나타내라.

리포트 | 3페이짿� | 2,000원 | 등록일 2020.12.19

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ring counter, jhonson counter 결과레포트

1. 실험 제�� [Verilog Basic, FPGA]2. 실험 결과-ringcounter code, testbench, simulation그림 2 ringcounter 0001 ... jhonson 1100그림 13 jhonson 1000그림 14 jhonson 00003. 고찰이번 실험은 nexy4 board과 verilog code를 사용하여 ring c ... 그림 3 ringcounter 0010그림 4 ringcounter 0100그림 5 ringcounter 1000-jhonsoncounter code, testbench, s

리포트 | 4페이짿� | 2,000원 | 등록일 2022.08.22

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab08(예비) / 2021년도(대면) / A+

Pre-reportPeripherals날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 ... HBE Combo-II SE3. Prelab(1) [실습 5]를 위하여 binary to BCD conversion algorithm에 대하여 조사하시오.- BCD(Binary-c ... oded decimal, 이진화 십진법)는 십진법 숫자를 이진법으로 표현된 비트들의 연속으로 표현하는 방법으로, 하나의 십진법 자리가 네 개의 이진법 자리에 곧바로 대응하므로 변환

리포트 | 12페이짿� | 2,000원 | 등록일 2022.07.16

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병렬-직렬 변환회로 verilog 설계

을 통해 시프트 레지스터의 동작과 이를 응용한 설계에 대해 알아본다.실습 내용실습결과Verilog, VHLD설계1. 병렬-직렬 변환회로를verilog로 설계한 코드spConverter

리포트 | 2페이짿� | 2,000원 | 등록일 2020.12.19

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