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"logic" 검색결과 1,161-1,180 / 12,248건

[논리회로실험] 가산기&감산기 예비보고서

한다.위 IEEE 윤리헌장 정신에 입각하여 report를 작성하였음을 서약합니다.학 부:제출일:과목명:교수명:학 번:성 명:실험 3. 가산기 & 감산기1. 실험목적1) Logic

리포트 | 7페이짿� | 1,000원 | 등록일 2021.04.06 | 수정일 2023.03.29

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[WEST프로그램] 2024중기 합격자 Resume (CV)

Science in Electronic EngineeringRelevant coursework:C Programming, Elementary Digital Logic, Circuit ... mechanics and user interface.Implemented logic for game controls, collision detection, and score ... on an FPGA using Xilinx Vivado.Developed and simulated the timing logic, optimizing the design for

자기소개서 | 2페이짿� | 4,000원 | 등록일 2025.01.09

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BCD adder

BCD adder (1)BCD(Binary-Coded-Decimal).10진수를 8-4-2-1의 자리 값을 가진 2진수로 표현BCD adder.BCD로 표현 된 2진 가산기.2진 가산만을 진행할 경우 두 수의 합이 9를 초과하면 BCD sum ≠ Binary Sum⇒9..

리포트 | 9페이짿� | 1,000원 | 등록일 2021.07.16

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서강대학껓 디지털논리회로실험 6주차 - Flip-flops and registers

하고 ISE의 simulation 기능에 대해 배운다.2. 실험 이론● Sequential logic circuitCombinational logic circuit ; 조합 논리회로 ... logic circuit ; 순차 논리회로에서는 이전의 회로 상태가 다음 출력에 영향을 미치는데, 이는 보통 활성화되는 주기를 가진 clock이라는 신호에 의해 출력이 결정되는 시점

리포트 | 24페이짿� | 1,500원 | 등록일 2024.08.17

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A+ 연세대학껓 기초디��털씄험 6주차 결과보고서 Finite State Machine

0. 들어가며Sequential Logic 회로는 현재의 입력뿐만 아니라 이전 출력에 따라 출력을 생성하므로, Combinational Logic 회로보다 더 복잡한 경우가 많 ... 다. 이러한 Sequential Logic 회로의 동작을 더 명확하게 설명하기 위해 Finite State Machine (FSM) 개념이 필요하다. 먼저 FSM의 정의와 유형

리포트 | 14페이짿� | 1,500원 | 등록일 2025.02.19

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[ 논리모델의 핵심 내용을 설명하고 실제 사례를 발굴하여 논리모델의 구조의 진행 과정에 따라 해석 ]

(2) 논리 모형의 장단점 3. 결론 4. 출처 및 참고문헌 1. 서론 논리모델(논리 모형, Logic model)은 프로그램의 기획, 실행, 평가를 효과적으로 할 수 있 ... Logic Models」, 『Chapter 1』, https://www.esu.edu/ospr/documents/15-16/Introduction_Logic_Models.pdf W ... .K. Kellogg Foundation, Logic Model Development Guide https://wkkf.issuelab.org/resource/logic-model

리포트 | 5페이짿� | 2,000원 | 등록일 2024.08.20

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부경대 전자공학과 디지털시스템설계 수업과정 코드들

1. and-vhdllibrary ieee;use ieee.std_logic_1164.all;entity and_vhdl isport ( A, B : in std_logic;Y ... : out std_logic );end and_vhdl;architecture and_2 of and_vhdl isbeginY ... library ieee;use ieee.std_logic_1164.all;entity mux41 isport ( s1, s0 : in std_logic;d3, d2, d1, d0 : in std_logic;y : out std_logic );end mux41;

리포트 | 35페이짿� | 3,000원 | 등록일 2022.03.21 | 수정일 2022.04.12

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Semiconductor Device and Design - 11__

principle, Structure of the Control sub system PLA (Programmable Logic Array)1. Layout, Operating ... principle, Structure of the Control sub system PLA (Programmable Logic Array)1. Layout, Operating ... principle, Structure of the Control sub system PLA (Programmable Logic Array) * Implemantation procedure

리포트 | 14페이짿� | 2,000원 | 등록일 2023.06.22

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VHDL를 이용한 FPGA설계 레포트코드해석본

_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity test7777 isPort ( c ... lk : in STD_LOGIC;sw_a, sw_b, sw_c, sw_d, sw_e, sw_f, sw_g, sw_h, sw_i, movekey, reset: in std_logic ... ;allreset : in std_logic;storekey : in std_logic;loadkey : in std_logic;beep : out std_logic;led

리포트 | 25페이짿� | 2,000원 | 등록일 2021.09.26

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디지털설계 실습보고서

디지털 시스템 설계실습보고서 7실습보고서 71. 소스코드library IEEE; //VHDL에서 사용할 라이브러리를 지정하는 명령어use ieee.std_logic_1164 ... .all; //ieee라는 라이브러리에서 ieee.std_logic_1164라는 이름의 패키지를 가져오겠다는 뜻use ieee.std_logic_unsigned.all; //ieee라는 ... 라이브러리에서 ieee.std_logic_unsigned라는 이름의 패키지를 가져오겠다는 뜻entity ALU isport(Sel : in std_logic_vector(2

리포트 | 3페이짿� | 1,000원 | 등록일 2021.12.28

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인접건물의 준능동 퍼지제어를 위한 유전자알고리즘 기반 다목적 최적설계 (Multi-objective Optimal Design using Genetic Algorithm for Semi-active Fuzzy Control of Adjacent Buildings)

eismic loads was investigated. The MR damper was used as a semi-active control device. A fuzzy logic ... -objective optimization is required. Therefore, a fuzzy logic control algorithm for the control of a

논�� | 6페이짿� | 무료 | 등록일 2025.07.01 | 수정일 2025.07.05

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VHDL-1-갿�산기,감산기

)0000101001112.1 소스코드 설명(VHDL)소스코드설명library ieee;use ieee.std_logic_1164.all;entity Half_Adder isport( X : in ... std_logic;Y : in std_logic;S : out std_logic;C : out std_logic);end Half_Adder;architecture ... in std_logic;Y : in std_logic;Bi : in std_logic;D : out std_logic;Bo : out std_logic);end Full

리포트 | 34페이짿� | 2,000원 | 등록일 2021.09.23 | 수정일 2022.03.29

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부경대 전자공학과 디지털시스템설계 기말1(패리티 검사기)

검사기를 VHDL로 설계하시오.library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity parity ... _checker isgeneric(n : integer := 7);port ( a : in std_logic_vector(n-1 downto 0);result : out std ... _logic; b : out std_logic_vector(n downto 0 ));end parity_checker;architecture design of parity_checker issignal parity: std_logic_vector(n downto 0);

리포트 | 4페이짿� | 4,000원 | 등록일 2022.02.05 | 수정일 2023.12.07

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부경대 전자공학과 디지털시스템설계 과제(수의 정렬)

_logic_1164.all;package use_package is constant sorting_in_width : integer :=4; constant sorting_out ... td_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;use work.use_package ... .all;entity sorting_circuit isport( clk : in std_logic;a,b : in sorting_in_value;fnd3, fnd2, fnd1

리포트 | 10페이짿� | 4,000원 | 등록일 2022.02.05 | 수정일 2023.12.07

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원전 디지털 계측제어시스템 사이버보안 기술 체계 수립 방법 연구 (A Study on Method to Establish Cyber Security Technical System in NPP Digital I&C)

한국정보보호학회 정만현, 안우근, 민병길, 서정택

논�� | 10페이짿� | 무료 | 등록일 2025.05.08 | 수정일 2025.05.17

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범주론적 분석을 통한 디자인 씽킹 개념 정립 (Establishing the Concept of Design Thinking Through Categorical Analysis)

study aims to redefine the concept of design thinking using a categorical logic framework. Focusing

논�� | 11페이짿� | 무료 | 등록일 2025.06.03 | 수정일 2025.06.06

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톰 스토파드의 『점퍼스』에서 드러나는 애매성의 문제 (The Question of Ambiguity in Tom Stoppard’s Jumpers)

trong emotional appeal. As a result, if the battle of logic ends in a draw, George manages to triumph ... emotional appeal. As a result, if the battle of logic ends in a draw, George manages to triumph in the

논�� | 23페이짿� | 무료 | 등록일 2025.05.29 | 수정일 2025.06.05

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QCA 기반의 효율적인 PCA 구조 설계 (Design of PCA Architecture Based on Quantum-Dot Cellular Automata)

PCA design, we utilize D flip-flop and XOR logic gate without wire crossing technique, and design a

논�� | 7페이짿� | 무료 | 등록일 2025.06.22 | 수정일 2025.06.27

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부경대 전자공학과 디지털시스템설계 기말2(교통 신호등)

[수행 및 제출(2)][수행 및 제출(1)]에서 작성한 상태도에 따라 교통신호등 제어기를 VHDL로 설계하시오.library ieee;use ieee.std_logic_1164 ... .all;use ieee.std_logic_arith.all;entity traffic_sign isport( clk,standby,test : in std_logic; segR1 ... , segY1, segG1 : out std_logic_vector(6 downto 0);segR2, segY2, segG2 : out std_logic_vector(6 downto

리포트 | 6페이짿� | 4,000원 | 등록일 2022.02.05 | 수정일 2023.12.07

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[검증된 코드 & 복사가능, 학점A+] 전전설2 2.Schematics - 예비+결과+성적인증 (서울시립대)

실험 목적1.ISE의 여러 logic gate symbol을 직관적으로 이용하는 Schematic 설계를 익힌다.2.FPGA Device Configuration을 해보 ... logic gates are there in one of our FPGA(XC3S200, Spartan 3 Family, Xilinx)? Refer to the attached ... datasheet.Ans:230,400 gatesSol:Programmable logic gates의 개수는 메모리 소자를 제외하고 2-input NAND를 이용해 동일한 기능

리포트 | 14페이짿� | 3,500원 | 등록일 2021.07.10 | 수정일 2021.07.13

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