"Verilog code"의 검색결과 입니다.

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EasyAI “Verilog code” 관련 자료

+8-bit Register&8-bit..등록일 2021.05.17 | 총 525자 | 5페이짿� | 1,500원
+Verilog HDL을 이용한 Mu0..등록일 2021.01.03 | 총 5,998자 | 16페이짿� | 8,200원

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"Verilog code" 검색결과 1-20 / 573건

공통 시뮬레이션 스냅샷 복원을 위한 Tcl 기반 검증 코드를 이용하여 Verilog 시뮬레이션 시간 단축 (Fast Verilog Simulation using Tcl-based verification code generation for Dynamically Reloading from Pre-Simulation Snapshot)

imulation using Tcl-based verification code for dynamically reloading from the stored simulation snapshot ... toring simulation snapshot and Tcl based verification code, simulation time was reduced by 53% compared ... 상태변화 시뮬레이션에 시간이 많이 걸리며 시뮬레이션을 반복하며 전체 테스트를 수행하기에 충분한 시간이 없을 수 있다. 본 논��은 기존 Verilog 시뮬레이션 시간을 줄이기 위해

논�� | 7페이짿� | 무료 | 등록일 2025.05.22 | 수정일 2025.05.26

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verilog 4 floor elevator hdl code<베릴로그 4층 엘리베이터 코드구현>

"verilog 4 floor elevator hdl code"에 대한 내용입니다.

리포트 | 11페이짿� | 20,000원 | 등록일 2021.12.08 | 수정일 2024.06.10

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FPGA보드, verilog를 이용한 piezo 피아노 코드

안녕하세요. 논리설계실습 과목에서 배우는 간단한 베릴로그 코드입니다.어려운 코드를 쓴게 아닌 학부생이라면 충분히 할만한 수준으로 하였습니다.학기중 진행하는 실습에 도움이 될 수

리포트 | 2,000원 | 등록일 2020.12.22 | 수정일 2021.12.13

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8-bit Register&8-bit Shift Register verilog code/플립플롭을 이용한

11주차 결과 레포트- 8-bit Register & 8-bit Shift Register -과목명 HDL응용설계담당교수제출일전공학번이름Module 코드 및 testbench ... 코드Module 코드8-bit RegisterD_FF 하위 모듈8-bit Shift Registertestbench 코드8-bit Register8-bit Shift

리포트 | 5페이짿� | 1,500원 | 등록일 2021.05.17

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자판기 베릴로그코드 테스트벤치(testbench) 포함 / Vending machine / Verilog code / 베릴로그코드 설명 결과보고서 포함 / ASIC 설계 / 논리회로 / 디지털 설계

가격이 1000원 및 1500원인 콜라를 판매하는 자판기를 각각 Verilog code로 구현하였습니다.코드파일(.v)과 머신에 대한 설명 및 시뮬레이션 결과에 대한 파일 ... (.docx)이 포함되어 있습니다.1500원 콜라 자판기의 경우 모델심 시뮬레이션에 필요한 testbench 코드 파일도 첨부되어 있습니다.

리포트 | 3페이짿� | 2,500원 | 등록일 2020.10.17 | 수정일 2020.10.22

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16bit 가산기 / 16bit adder / Verilog code / 베릴로그코드 설명 결과보고서 포함 / ASIC 설계 / 논리회로 / 디지털 설계

1. 설계방법 설계한 16-bit adder는 add16을 root module로 하고, 4개의 sub-module인 add4로 구성되어 있다. 각 add4 module은 2개의 sub-module인 add2로 구성되어 있고, 각 add2는 2개의 sub-module인..

리포트 | 3페이짿� | 2,000원 | 등록일 2020.10.17

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verilog + fpga 엘리베이터 구현 코드 (층수, 문 열림닫힘, 화살표 등)

"verilog + fpga 엘리베이터 구현 코드 (층수, 문 열림닫힘, 화살표 등)"에 대한 내용입니다.

리포트 | 9페이짿� | 2,000원 | 등록일 2023.10.12 | 수정일 2025.06.23

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Verilog HDL을 이용한 Mu0 프로세서 구현 프로젝트 (코드, ModelSim결과 포함)

하고, 16bit-memory를 설계하여 특정한 task를 수행할 수 있도록 하는 것이 목표이다.또한 assembly 명령어들을 검증하는 code를 ModelSim을 이용 ... pc := loop115STPstop위 코드를 테스트하기위해 Verilog의 테스트벤치로 옮긴 결과는 아래와 같다.위 사진은, 위에 표의 명령어 코드를 assembly로 작성 ... 에 대해 검증했고 tesk를 수행한 결과를 검증하였다. 검증 과정에서 Verilog-HDL의 코드 문법과 이론을 익힐 수 있었고, 무엇보다 수십 번 시뮬레이션을 진행하면서 Model

리포트 | 16페이짿� | 8,200원 | 등록일 2021.01.03

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[전자전기컴퓨터설계실험2] A+ 서울시립대학껓 전전설2 3주차 예비+결과(코드포함) Verilog HDL

code를 활용하여 작동을 확인한다.나.이론적배경-Verilog HDL 어휘 규칙1.여백(white space)⇨빈칸(space), 탭(tab), 줄바꿈으로 나타내며 어휘 토큰 ... 가.실험목표-Verilog HDL 문법을 익혀 이를 활용한다.-Primitive Modeling, Behavioral Modeling 방법으로 회로를 설계하고 Testbench ... 들을 분리하기 위해 사용되는 경우를 제외하고는 무시한다. 공백(blank)과 탭은 문자열에서 의미 있게 취급한다.2.주석(comment)⇨HDL 소스코드의 설명을 위해 사용

리포트 | 7페이짿� | 2,000원 | 등록일 2021.03.26 | 수정일 2021.06.18

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UART TX verilog 코드

UART TX에 대한 verilog 코드, testbench 코드 및 사용 설명서입니다. Mealy state machine을 이용해 설계한 UART TX에 대한 코드입니다 ... .Altera DE2 115 보드에 올려 동작확인한 synthesizable 코드입니다.(synthesizable 코드 = 단순 simulation을 통해 동작확인하는 코드가 아닌 ... 실장을 목적으로 작성된 코드)모듈 사용 전 동봉된 word파일 (설명서)를 참고하시기 바랍니다.-UART TX specification8 bits Data , 1 stop bits

리포트 | 1,000원 | 등록일 2017.05.28

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비껓기 Verilog source code & test bench code

리포트 | 1,500원 | 등록일 2015.05.17

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Coffee Vending Machine의 verilog code 및 보고서

으로 반환)밑 그림에서는 5원,5원,2원,1원 순으로 떨어진다.----------------------------------------------------6. Verilog

리포트 | 15페이짿� | 2,000원 | 등록일 2016.05.20

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UART verilog 코드 (RX & TX 합본)

UART TX및 RX에 대한 verilog 코드, testbench 코드 및 모듈 설명서입니다. Mealy state machine을 이용해 설계한 UART 모듈에 대한 코드 ... 입니다.Altera DE2 115 보드에 올려 동작확인한 synthesizable 코드입니다.(synthesizable 코드 = 단순 simulation을 통해 동작확인하는 코드 ... 가 아닌 실장을 목적으로 작성된 코드)모듈 사용 전 동봉된 word파일 (설명서)를 참고하시기 바랍니다.-UART specification8 bits Data , 1 stop bits

리포트 | 2,000원 | 등록일 2017.05.31 | 수정일 2024.02.02

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Full CPU 설계 프로젝트-Verilog HDL code 포함

가 발생한 경우)- Register는 Verilog 코드 파트에서 설명2) Thumb 모듈- Input//clk : 클락을 정의reset_n: active_low 신호로서 리셋버튼 ... ##Project##Full Function CPU Design1. Introduction[1]1) Verilog HDL을 이용하여 Full Function CPU를 Design ... result----------------------------------------------------6. Verilog Code and DescriptionMAIN CODE

리포트 | 29페이짿� | 5,000원 | 등록일 2016.06.25

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verilog이용한 자판기설계 코드

verilog를 이용하여 구조적 vending machine 설계입력부 중간부 출력부로 구성되어 있으며 각 구조마다 test bench로 module별 test하나의 완전한 구조로 제작.

리포트 | 2,000원 | 등록일 2015.11.26 | 수정일 2015.12.04

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verilog-디지털시계(Digital watch)A+자료 코드및 레포트

목표: Verilog HDL을 이용하여 디지털 시계를 설계 한다.내용: 교재를 참고하여 디지털 시계를 완성 한다.- MSL (Master Selection Logic) 설계

리포트 | 59페이짿� | 9,000원 | 등록일 2019.08.24 | 수정일 2023.11.02

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verilog갿�감산기(adder-subtracter) 코드및 결과레포트(modelsim)

Spec : 4Bit Full adder, 4Bit Full subtractor Verilog Coding Simulation 결과는 1,0으로 표시 ... Timescale 은 1ns/10ps 통일 2000ps만큼 바뀜 Verilog Tool 은 Model Sim 사용

리포트 | 4,500원 | 등록일 2019.08.24 | 수정일 2019.09.23

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verilog-계산기(calculator)A+자료 코드및 레포트

로 표현하면 01100010이됩니다. (시뮬레이션 값과 동일)코드입력에 첫번쨰로 `timescale 1ns/10ps으로 원하고 자하는 spec의 타임스케일값을 입력하였으며 그 결과

리포트 | 9,000원 | 등록일 2019.08.24 | 수정일 2023.11.02

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verilog-스탑워치(stopwatch)A+자료 코드및 레포트

목표 : Verilog HDL을 이용하여 스톱워치를 설계 한다. 내용 : start 신호를 입력하면 시간이 올라가고 stop 신호를 입력하면 시간이 멈추고 reset 신호 ... : 00 : 00 : 00 시 , 분, 초 각각 2자리 총 6자리가 표시되는 스톱워치 목표 : Verilog HDL을 이용하여 스톱워치를 설계 한다. 내용 : start

리포트 | 6페이짿� | 9,000원 | 등록일 2019.08.24 | 수정일 2023.11.02

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인하대학껓 디지털시스템설계 (verilog) 2 out of 5 code BCD 설계

-of-5 코드에 대해 알아보았다. 모든 수에 대해 1은 2개 0은 3개이다. 그리고 10진수가 1증가할 때마다 변하는 패턴이 있다. 1부터 시작하여 1씩 증가할 때마다 1 ... 1이 2-out-of-5 코드에 대한 회로인줄 알았으나 그런 의미가 아님을 깨달았다. 단순히 메모리에 2-out-of-5 코드내용(case구문의 내용)을 기록한다는 의미이다.

리포트 | 8페이짿� | 1,200원 | 등록일 2017.01.06

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