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[VHDL] Leading one 카운터 설계 평가A+최고예요

∙ 실습 목적본 실습에서는 입력되는 2진 벡터에서 앞에 나오는 ‘1’의 개수를 카운트한다. 앞에서 나온‘1’ 개수 카운터에서는 모든 ‘1’을 카운트했지만 이 실습에서는 앞에 나오는 `1` 개수만을 카운트 하므로 lo..

공학/기술| 2012.12.18| 3페이짿�| 1,000원| 조회(733)

VHDL, 카운터, Quartus II, Leading one 카운터, Lead..

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태국의 역사문화 기행

1. 태국의 현재 총리의 이름은?(반드시 한글로 적기바라며 철자가 틀리면 틀리는 것으로 함)[배점:1]잉락 친나왓2. 2012년은 한태수교 몇 주년인가?[배점:1]만 54주년3. 태국은 아시아에서 몇 번 째로 한국전..

학껓| 2012.12.15| 4페이짿�| 1,500원| 조회(1,678)

태국, 퀴즈, 태국의 역사문화 기행

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[VHDL] 7-세그먼트 디코더 설계 평가A+최고예요

∙ 실습 목적하나의 7-세그먼트는 한 자리 16진수를 출력할 수 있다. 그러나 FPGA에서 한 자리 16진수는4비트에 저장되며, 7세그먼트에 출력하기 위해서는 디코딩을 해야 한다. 본 실습에서는 스위치 입력으로 저장..

공학/기술| 2012.12.16| 5페이짿�| 1,000원| 조회(1,299)

VHDL, 세그먼트, segment, 7-세그먼트, Quartus II

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[VHDL] 디멀티플렉서 설계

∙ 실습 목적디멀티플렉서(Demultiplexer)는 하나의 입력을 여러 개의 출력 중의 하나로 전송한다. 1x4 디멀티플렉서는 하나의 입력을 4개 출력 중의 하나로 전송하며 선택된 출력에 입력을 전송할 때나머지 출..

공학/기술| 2012.12.16| 4페이짿�| 1,000원| 조회(747)

VHDL, 디멀티플렉서, Quartus II, demultiplexer

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[VHDL] 전감산기의 설계

실습 목적전감산기의 한 자리 2진수 뺄셈을 할 때 전가산기에서 더한 결과 캐리가 발생하는 것과는반대로 아래 자리에서 발생하는 빌림수를 고려해야 한다. 또한 결과는 감산한 결과와 위에서 빌림수를 나타내야 한다. 전감산..

공학/기술| 2012.12.13| 6페이짿�| 1,000원| 조회(1,103)

VHDL, 전감산기, Quartus II

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