"Verilog code"의 검색결과 입니다.

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"Verilog code" 검색결과 281-300 / 573건

전자전기컴퓨터설계2 HBE-COMBO ll VerilogHDL 실습3 [결과레포트]

Ripple Carry Subtractor와 1bit Comparator를 Verilog code로 회로를 설계하고 이를 iMPACT를 이용하여 이론값과 출력값이 일치하는 지 ... 확인한다. 이를 통해 다양한 회로를 Verilog code로 작성하는 방법을 학습한다.1. Introduction (실험에대한소개)가. Purpose of this Lab연산회로 ... 하고 기기와 연결하여 이론 값과 출력 값이 서로 일치하는지 확인하였다. 이후에는 1bit Comparator를 Verilog code로 설계하고, 이전과 같이 PIN설정 code또한

리포트 | 31페이짿� | 1,000원 | 등록일 2017.10.19

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해믹코드(248비트 데이터)

리포트 | 5,000원 | 등록일 2018.06.10 | 수정일 2021.11.12

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디��털논리회로씄험(Verilog HDL) - 데이터 오류 정정 및 검출, 블랙잭, 계산기

정정 시연Key0를 누르면 시작Key1을 누르면 sw중 랜덤으로 1비트 에러가 발생Key2을 누르면 에러 정정Sw[15:0] = {01***1};◦ Parity bit – 2bit 검사병렬 parity → 해믹 코드 → 병렬 parity + 해믹코드

리포트 | 39페이짿� | 3,000원 | 등록일 2019.08.29

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디시설 - 멀티플렉서, 디멀티플렉서 설계

하나. 이것은 Verilog나 VHDL이 합성되는 과정에서 그 전의 값을 유지하기 위해 래치를 포함시키기 때문이다. 따라서 이번 실습에서는 멀티플렉서와 디멀티플렉서의 동작을 이해 ... 하고 VHDL 코드를 작성하여 설계한다.실습 내용실습 결과MUX1. 멀티플렉서(MUX: MUltiplexer)란?: 멀티플렉서는 다중화기이며 스위치의 일종으로 데이터 선택기(Data ... 하기 위해 디지털시스템에서 자주 사용된다.[표 3-1] 멀티플렉서의 진리표S_{ 1}S_{ 0}Y00I_{ 0}01I_{ 1}10I_{ 2}11I_{ 3}2. VHDL 코드 분석

리포트 | 7페이짿� | 1,000원 | 등록일 2019.07.20

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서울시립대학껓 전자전기컴퓨터설계실험2 제11주 Lab10 Pre

구문이다.본 source code는 크게 calib_flag가 1인지 0인지, 두 가지 경우로 나누어져 있다.calib_flag가 1인 경우, bus switch 1이 on 되 ... 은 ‘SOUTH KOREA’ 문자열을 출력한다.Line 2에는 시간, 분, 초를 24시 기준으로 출력한다.Pin AssignmentPin Assignmentrs와 rw는 코드 간소 ... 는 것을 확인할 수 있다. 이는 LCD 상에서 1시간이 더해짐과 동일하다.따라서 시간을 setting하는 코드는 제대로 작동함을 확인할 수 있다.Simulation of Digital

리포트 | 9페이짿� | 1,500원 | 등록일 2017.09.04

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서울시립대학껓-전자전기컴퓨터설계실험2-제07주-Lab06-Post

-bit Shift Register & One shot Enable을 설계하면서 임의적인 flag 역할을 하는 cnt 변수를 사용하였다. 위의 source code에서는 임의로 1 ... 는 것이 코드 간소화 이득이 있다. 이 방식도 결국 수시로 들어오는 Clock을 한 번만 인식하는 결과를 가져온다는 점에서 작동 원리는 동일하다.Input In0는 bus ... 하게 코드를 적을 수 있다. Toggle에 관한 함수를 만들어서 사용한다면, 가시성이 뛰어난 코드를 작성할 수 있을 것이다.(example : GPIO의 ODR 구조체 안에 CNT

리포트 | 9페이짿� | 1,500원 | 등록일 2017.09.04

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전자전기컴퓨터설계실험2(전전설2) (6) Flip-Flop and Register, SIPO

에 대한 소스코드를 작성한다.작성한 소스코드를 저장한다.Project ⇒ Add Source작성한 소스코드를 추가한다.Synthesize ⇒ XST CompileImplement ... .ucf 파일을 선택한다.핀 설정에 대한 사항을 왼쪽과 같이 적고 저장한다.Implement Design을 다시 실행시켜 컴파일 한다.Simulation을 선택한다.Verilog ... HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New Source 항목을 선택한다.Select Source Type에서 Verilog Test Fixture

리포트 | 44페이짿� | 2,000원 | 등록일 2019.10.12 | 수정일 2021.04.29

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판매자 표��

최신 ASML 합격 자소서+전화영어인터뷰+자세한 면접후기

algorithm MATLAB LOG algorithm. In addition to that, before the final version of the code, I have used ... the main code. If the latter had been selected, we would have had to change the whole hardware.All ... partGraduation design course: a Digital scanner using embedded systemC, Verilog HDL, MATLABUsing FPGA DE2

자기소개서 | 12페이짿� | 3,000원 | 등록일 2016.11.20 | 수정일 2018.02.21

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디지털시스템실험 2주차 결과리포트

Verilog, Quartus, FPGA 등의 툴 사용방법 오리엔테이션실험목표① Verilog의 사용법을 익히고 실습을 통해 작동원리를 파악한다.② FPGA가 무엇인지 알 수 있 ... 다.③ 기본적인 논리 연산자의 의미와 그것의 기호에 대해 알 수 있다.④ 주어진 논리표에 따라 코드를 작성하고, 코드에 대한 Testbench를 하여 시각적으로 확인한다.실험결과(1) 코드 ... 에 공급할 수 있는 또 다른 verilog 모듈이다.: test1 모듈의 a, b, c, d 의 값의 변화를 보여주고 있다.(3) 진리표 및 회로도- 진리표 - - 회로도 -위 회로

리포트 | 4페이짿� | 1,500원 | 등록일 2018.01.02

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서울시립대학껓 전자전기컴퓨터설계실험2 제04주 Lab03 Pre

을 클릭한다.Behavioral SimulationBehavioral Simulation을 위한 Test Bench 코드를 작성하기 위해, Verilog HDL Module을 마우스 ... Simulation을 위한 Test Bench 코드를 작성하기 위해, Verilog HDL Module을 마우스 오른쪽 클릭, New Source File을 클릭한다.Verilog Test ... Pre-lab Report전자전기컴퓨터설계실험Ⅱ4주차. Verilog HDL실험 날짜2016. 9. 26학번이름Professor조교실험 소개실험 목적HDL(Hardware

리포트 | 8페이짿� | 1,500원 | 등록일 2017.09.04

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verilog 풀애더 멀티플렉서 보고서

. 실습 내용 : Verilog Code 및 주석FULL ADDER`timescale 1ns / 1ps //시간단위 : 1ns 해상도 : 1ps//시간단위 - #n일때 n뒤에 붙

리포트 | 15페이짿� | 1,000원 | 등록일 2018.12.27

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시립대 전전설2 [8주차 결과] 레포트

의 동작을 익히고 Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 디지털 장치 제어를 하고 실제 실험에서 코딩한 코드를 키박스에 넣어서 원하는 세그먼트 ... -in-verilog-array2) Hyperlink "https://m.blog.naver.com/PostView.nhn?blogId=rlakk11&logNo ... .ac.uk/pcheung/teaching/ee2_digital/Lecture%203%20-%20Verilog%20HDL-Part%201.pdf" http://www.ee.ic.ac

리포트 | 12페이짿� | 2,000원 | 등록일 2019.07.29

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Lab#05 Combinational Logic Design 2

다. Inlab3. BCD to Excess-3Verilog codeUcf code5. Discussion가. 실험결과 해석1 ... (Synthesis tool)나. Methods1) 3:8 Decoder Logic design가) 프로젝트를 생성한다.(Top level Source : HDL)나) Verilog ... level Source : HDL)나) Verilog소스 작성 후 프로젝트에 추가, 컴파일을 수행한다.다) 핀을 설정한다.(.UCF 파일 작성)라) TB파일 소스 작성 후

리포트 | 26페이짿� | 1,500원 | 등록일 2016.09.11

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서울시립대 전자전기컴퓨터설계실험2 제04주 Lab03 Post

= 0, Input B = 0, C_in = 0Timing Simulation의 결과는 위의 사진과 같으며, 같은 test bench source code를 사용 ... 과 Output을 선언할 경우, 여러 bit를 함께 사용할 수 있으므로 더 간결하고 연산 처리 속도도 빠른, Debugging이 간편한 Source code를 작성할 수 있다. 벡터를 이용 ... Post-lab Report전자전기컴퓨터설계실험Ⅱ4주차. Verilog HDL실험 날짜2016. 9. 26학번이름Professor조교Expected ResultsAND Gate

리포트 | 9페이짿� | 1,500원 | 등록일 2017.09.04

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디지털 논리회로 Verilog 과제

다. 게이트를 연결해주는 wire는 s1, c1, c2가 필요했다. verilog에서 지원하는 gateprimitive를 이용하여 게이트의 입,출력을 gate(출력,입력1,입력2 ... 에서는 입력은 reg [3:0] a, reg[3:0] b, reg c0이고 출력은 wire[3:0] sum, wire c4로 나타내었다. 설계 코드에서만든 Fulladder_4

리포트 | 11페이짿� | 3,000원 | 등록일 2019.06.26

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전자전기컴퓨터설계실험2(전전설2) (5) Encoder and Mux

n을 다시 실행시켜 컴파일 한다.Simulation을 선택한다.Verilog HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New Source 항목을 선택 ... 한다.Select Source Type에서 Verilog Test Fixture를 선택한다.기본으로 작성된 Test Fixture 파일을 시뮬레이션 조건에 맞도록 수정하고 저장 ... MUX 실험 과정과 크게 다르지 않으므로, 앞의 과정에서 소스코드(.v)와 버튼 및 LED 맵핑(.ucf), 테스트 벤치(.v)만 따로 작성한다.1 × 4 DEMUX의 소스코드

리포트 | 54페이짿� | 2,000원 | 등록일 2019.10.12 | 수정일 2021.04.29

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전지전자기초실험 디지털 시계 설계 실습 설계프로젝트 레포트

한다. 초 조절 버튼은 초를 00으로 초기화한다.# verilog code실제로 디지털 시계를 구현할 때에는 조금 더 많은 측면을 고려해야 한다.clk가 1,000,000번 진동할 때

리포트 | 6페이짿� | 1,500원 | 등록일 2017.12.01

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[논리회로실험]부울대수의 간소화

부울대수의 간소화(2) : Verilog HDL code 이용1.실험 목적- 부울대수를 verilog HDL의 형태로 표현하는 방법을 이해한다.- verilog HDL code ... )는 Verilog 내부 데이터 구조와 상호 작용하는 사용자 C 코드를 쓸 수 있게 하는 막강한 특징이다. 설계자는 PLI를 이용해 그들의 필요에 맞도록 Verilog HDL 시뮬레이터를 조정 ... 로 Quartus2를 이용하여 합성하고 Programming 하는 방법을 이해한다.2. 기본 이론Verilog HDL은 전자 회로 및 시스템에 쓰이는 하드웨어 기술 언어이다. 회로

리포트 | 2페이짿� | 1,500원 | 등록일 2013.11.22 | 수정일 2020.12.31

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FPGA 디지털 시스템 설계 : 16bit Full adder 설계

게 하였다.4. Verilog code16bit full adder와 testbench의 verilog code는 다음과 같다.//fulladder16.vmodule fulladder ... adder를 만들기 위해 이 파일 안에 1bit full adder module도 작성하였다.verilog code를 작성할 때 module 명령어를 적고 컴파일하면, 해당 부분 ... 를 작성하였다. 1bit full adder는 따로 verilog 파일을 만들어 컴파일시켜 라이브러리에 등록해도 무방하지만, fulladder16.v 파일 하나로 16bit full

리포트 | 3페이짿� | 1,000원 | 등록일 2012.06.18

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Embedded System 2nd_Report LCD Control

embedded machine. The reason is that we didn’t fully verify of the verilog code we designed. We thought ... that it’s our mistake. But, this code is properly operated in modelsim simulation like above s ... Modelsim simulation, so this tool's source code was not compatible with Laboratory's xillinx version

리포트 | 60페이짿� | 3,500원 | 등록일 2013.10.28

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