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"Verilog code" 검색결과 201-220 / 573건

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    WLAN용 저면적 심볼 타이밍 옵셋 동기화기 구조 (Low-Area Symbol Timing Offset Synchronization Structure for WLAN Modem)
    using the preamble with timing offset. Through Verilog-HDL coding and synthesis, it is shown that ... 한 구조를 제안하였다. 제안 구조에 대한 Verilog-HDL 코딩과 합성을 통하여 0.264㎟로 구현하였으며, 이는 기존 구조의 와 비교하여 63.54%의 구현 면적 감소를 달성
    논 | 8페이짿 | 무료 | 등록일 2025.05.25 | 수정일 2025.05.27
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    (완전 세세한 정리, 끝판왕) 시립대 전전설2 5주차 Lab05 예비 레포트 Combinational Logic 2, 전자전기컴퓨터설계실험2,
    , Mux/Demux인 조합회로를 Verilog HDL 언어를 사용하여 설계 및 실험하고자 한다.2. 배경 이론조합논리 회로조합논리 회로는 입력에 의해 출력이 결정되는 회로 ... hierarchy of this sub-block is preserved.오류가 난 이 코드의 문제점은 a[0]의 값을 할당할 수 있도록 설정해준 것이다. 2 to 4
    리포트 | 19페이짿 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24
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    삼성전자 파운드리사업부 회로설계 최종 합격 자기소개서(자소서)
    한 설계 솔루션을 개발하는 파운드리 회로설계 직무에 매력을 느끼게 되어 지원하게 되었습니다.저는 학부에서 Verilog를 이용한 HW 개발을 수행하였고, 장기현장실습 프로젝트 ... 며 Verilog Code를 작성하는데 많은 도움이 되었습니다. 또한 삼성전자 장기현장실습을 진행하면서 간단한 SPICE 시뮬레이터를 구현해 보았는데, Python을 이용하여 회로 수치해석 ... 의 Transient 시뮬레이션을 엑셀을 통해 확인하고 Python 코드로 구현하였습니다. 이 과정에서 회로 MNA matrix를 구성하는 방식과 dynamic timestep
    자기소개서 | 9페이짿 | 3,000원 | 등록일 2023.02.13
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    (인서울 중하위권)SK하이닉스 소자직무 학사 합격자소서
    하게 대처한 경험이 있습니다.학부 연구생 당시 RRAM을 이용한 PUF를 코드로 구성하여 보안을 검증하는 프로젝트를 진행하였습니다. 이때 Python을 이용하여 PUF를 구성하고 성능 ... 을 검증하며 양질의 결과값이 잘 나왔는지에 대한 그래프를 작성하였습니다.초기에 설계할 때엔 전체적으로 코드를 구성하지 않고, 각 단계마다 요구하는 최적화된 구조 및 데이터를 구성하기 ... 은 현재의 복잡한 코드를 전부 삭제하고 다시 유기적으로 연결된 코드를 구성하는 것이었습니다. 팀원들은 제 방식에 대하여 정확성이 낮을 것이라는 이유와 이미 공을 들여 구성한 코드를 포기
    자기소개서 | 6페이짿 | 10,000원 | 등록일 2022.12.26
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    2023년 앤비젼 제품엔지니어(카메라/Board) 합격자소서
    들에게 제가 지금까지 해왔던 오픈소스와 코드들을 정리하고 공유하며 더 높은 결과물을 낼 수 있도록 지원하였습니다. 팀원들은 추가 업무로 바빠진 저를 대신하여, 3~4일이 소요되는 3D ... Output에 대한 표를 만들었습니다. 표를 바탕으로 상태도를 그려 한눈에 보이게 하였습니다. 이후 시뮬레이션을 하기 위해 Verilog HDL을 활용하였고, FSM을 활용한 모듈
    자기소개서 | 3페이짿 | 4,000원 | 등록일 2025.01.05
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    가감산기 8bit addsub8 설계 베릴로그
    함으로써 overflow여부를 알 수 있게함.테스트밴치 소스코드//---------------------------------------------------------------- ... // By : tb_verilog.pl ver. ver 1.2s////--------------------------------------------------------------- ... 소스코드 설명정상적인 출력결과(-128~+127)내는 연산 양수±음수, 양수±양수, 음수±양수, 음수±음수를 차례대로 먼저 검증하고, 그 이후 양수로 벗어난 범위와 음수로 벗어난
    리포트 | 18페이짿 | 2,500원 | 등록일 2021.04.09
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  • 판매자 표 자료 표
    현대오토에버 2021년 전장 SW 합격 자기소개서
    대학에서 차량 디스플레이 시스템을 Verilog로 제어하거나 스마트키 FW를 개발하며, '자동차를 제어하는 SW 엔지니어'를 미래의 업으로 삼자고 확신하게 되었습니다.그러던 어느날 ... 프로토콜 이론을 학습한 후, RTOS(uC/OS-ii) 표준코드를 통해 ARM Cortex-M3 보드를 제어하는 방법을 배웠습니다. 이 실습을 통해 RCC로 클락을 제공한 후
    자기소개서 | 2페이짿 | 3,000원 | 등록일 2022.10.17
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    디지털 시스템 설계 및 실습 7-세그먼트 FND 디코더 설계 verilog
    도4. 7-세그먼트 FND 디코더의 Verilog 코드1) fnd.vmodule fnd(clk,bcd,fnd_data, fnda, fndb, fndc, fndd, fnde
    리포트 | 5페이짿 | 1,000원 | 등록일 2020.11.02
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    ALU 8bit 설계 베릴로그
    했던 8bit adder/subtractor 실험에 사용했던 코드를 다시 사용하도록함.(그림 ㄱ,ㄴ참고) mode값에 상관없이 일단 모든 연산을 모두 수행하고 mode값에 따라 알맞 ... 은 값만 result값에 대입하는 기법으로 설계.그림 ㄱ.그림 ㄴ.8bit ALU 블록 다이어그램 및 mode값 수행 list테스트밴치 소스코드//------------------ ... \TestBench\alu_TB_settings.txt// By : tb_verilog.pl ver. ver 1.2s////----------------------------------------
    리포트 | 36페이짿 | 2,500원 | 등록일 2021.04.09
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    4 to 2bit binary encoder 설계 베릴로그
    디지털시스템설계 #2 Report2018. 5. 8 제출인코더는 말 그대로 코드를 만드는 회로로, 어떤 정보를 포함하고 있는 여려 개의 입력신호중 단 하나의 활성화된 입력을 표현 ... 한 값도 고려하지 않고 모든 출력값 모두 0으로 내보냄.case,if,for문을 사용한 코드를 검증할 때 공통적으로 사용한테스트밴치 소스코드.//-------------------- ... _TB_settings.txt// By : tb_verilog.pl ver. ver 1.2s////----------------------------------------------
    리포트 | 18페이짿 | 2,500원 | 등록일 2021.04.09
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  • 판매자 표 자료 표
    엘비세미콘 테스트제품기술팀 자소서
    로 판단하여 Verilog 코드를 디버깅했습니다. 이후 인가 순서를 바꾸어 문제를 해결했고, 이는 저희 조가 10개 팀 중 유일하게 에러 없는 신호 전달 시연에 성공하는 데 결정적인
    자기소개서 | 4페이짿 | 3,500원 | 등록일 2025.06.08
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    [서울시립대] 전자전기컴퓨터설계실험2 / Lab04(예비) / 2021년도(대면) / A+
    Pre-reportCombinational Logic 1날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용 ... 된 순서대로 실행- 논리 합성이 지원되지 않으므로 시뮬레이션을 위한 테스트벤치에 사용- 예(2) 테스트벤치 구문에서 20ns 주기로 1과 0을 토글링하는 신호를 생성하는 코드를 작성하시
    리포트 | 12페이짿 | 2,000원 | 등록일 2022.07.16
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    새로운 DIT Radix-4 FFT 구조 및 구현 (A New DIT Radix-4 FFT Structure and Implementation)
    and implemented using Verilog coding. Through synthesis, it is shown that the 64-point FFT is ... 구조를 설계하고 Verilog로 코딩하여 구현함으로써 제안 구조의 효용성을 입증하였다. 48개의 곱셈기를 사용하여 합성하였으며 678만 게이트 수를 나타내었다. 따라서 제안
    논 | 8페이짿 | 무료 | 등록일 2025.06.15 | 수정일 2025.06.17
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    디털논리회로씄험(Verilog HDL) - Switches, Lights, Multiplexors
    Verilog code will use the pins on the Cyclone Ⅱ FPGA that are connected to theSW switches, and the ... output ports of your Verilog code will use the FPGA pins connected to the LEDR and LEDG lights.4 ... , code 첨부 및 설명 등)#코드 설명*Assign mif s ==(1 bit binary number 1) : m = yelse : m = x#flow chartPART Ⅱ
    리포트 | 6페이짿 | 1,000원 | 등록일 2019.08.29
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    SK하이닉스 Solution SW(소프트웨어) 합격 자기소개서
    하는 부분을 최대한 줄이고자 툴 개선을 시도하게 되었습니다. 2기존 툴의 소스코드를 검토한 결과, 코드의 가독성이 매우 떨어지고 같은 함수가 중복으로 정의되어 있는 등 최적화가 되어 있 ... 한 RISC 프로세서를 Verilog HDL로 설계하는 프로젝트를 통해 HDL의 개념을 이해하고 실무에서 디지털 회로를 어떻게 설계하고 검증하는지 알 수 있었습니다. 3또한, 꾸준
    자기소개서 | 4페이짿 | 3,000원 | 등록일 2023.02.09
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  • 자료 표
    2024 sk하이닉스 설계 합격 자기소개서
    적으로 노력해왔습니다. 특히 메모리 설계와 회로 검증에 대한 깊은 이해를 위해 전자공학과 컴퓨터공학 관련 과목을 수강하였고, Verilog 및 VHDL에 대한 전문 지식을 쌓 ... 한 코드의 효율성을 검증하기 위해 다양한 테스트를 실시하였고, 실질적인 데이터 결과를 기반으로 설계를 수정하고 최적화하는 작업이 포함되었습니다. 이 과정은 단순한 이론적 학습을 넘
    자기소개서 | 6페이짿 | 5,000원 | 등록일 2024.09.18
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  • 판매자 표 자료 표
    한국수력원자력 전기,전자직 합격자소서
    에 Verilog언어를 활용하여 Gas Station을 설계하기로 했습니다. 버튼에 따라 가솔린, 휘발 유, LNG를 선택하여 동전을 투입하고 가스를 충전함으로써 배터리 게이지가 올라가 ... 으로 녹음하려 했으나 Noise가 발생하여 텍스트 입력시 음성변환하는 VoiceWare라는 프로그램을 사용했습니다.하지만 알고리즘 작성과 코드는 현격한 차이가 있었으며 Clock주기의 타이밍도를 분석하여 마이크로 세컨드까지 낮춰 일치 시켜 완성시킬수 있었습니다.
    자기소개서 | 5페이짿 | 3,000원 | 등록일 2023.10.06
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    한국수력원자력 전기설비 인턴직 합격자소서
    십시오. (200자 이내)[Think Different]논리회로 설계 수강 시에 Verilog언어를 활용하여 Gas Station을 설계하기로 했습니다. 버튼에 따라 가솔린, 휘발유 ... 만 알고리즘 작성과 코드는 현격한 차이가 있었으며 Clock 주기의 타이밍도를 분석 하여 마이크로 세컨드까지 낮춰 일치시켜 완성할 수 있었습니다.
    자기소개서 | 5페이짿 | 3,000원 | 등록일 2023.10.06
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    SoC 설계를 위한 적외선 영상처리 IP 설계, 구현 및 검증 (IR Image Processing IP Design, Implementation and Verification For SoC Design)
    on each algorithm. Each algorithm was coded as RTL(Register Transfer Level) using Verilog HDL ... on each algorithm. Each algorithm was coded as RTL(Register Transfer Level) using Verilog HDL
    논 | 7페이짿 | 무료 | 등록일 2025.05.23 | 수정일 2025.05.26
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    SK하이닉스 설계 최종 합격 자기소개서(자소서)
    을 엑셀을 통해 확인하고 Python 코드로 구현하였습니다. 이 과정에서 회로 MNA matrix를 구성하는 방식과 dynamic timestep algorithm 적용 방식 ... 도록 기술) (700~1000 자 10 단락 이내)[Verilog로 Snake game을 구현하다]학부 디지털시스템 실험 프로젝트로 FPGA를 활용하여 원하는 기능을 구현하는 프로젝트
    자기소개서 | 13페이짿 | 3,000원 | 등록일 2023.02.13
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2025년 06월 27일 금요일
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