"Verilog code"의 검색결과 입니다.

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"Verilog code" 검색결과 401-420 / 574건

논리회로실험 4주차 결과보고서

하는지 Modelsim과 Quartus Ⅱ를 이용하여 증명한다.2) code를 입력하여 simulation을 실행한다.다음 코드에서 입력 값은 A,B,C이고 출력 값은 X,Y,F이 ... =1, B=0, C=0을 대입한 상태에고, X(led red)=1, Y(led red)=1, F(led green)=1이므로 빨간 불빛 두 개와 초록 불빛이 들어온다.2) code ... ; C = 0;’라고 표현하지 않아도 되고, ‘A=0; B=0; C=0;’ 처음에 명령하여 주면 된다.코드에서 작성하였듯이 A,B,C에는 2진수로 0부터 7까지(2^3=8가지)의 값

리포트 | 7페이짿� | 1,000원 | 등록일 2014.01.05 | 수정일 2014.09.30

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Active-HDL 사용법에 대한 소개 (컴퓨터 아키텍쳐 실습)

을 확인하는 test bench를 Verilog로 설계하였다. 소스 코드는 지면 관계상 첨부하지 못하였으나 조교님께 별도로 전달하였다. test bench를 돌려 Waveform s ... -HDL의 State Table Entry Method를 사용하여 simulation해 본다.(3) Verilog : Verilog를 이용하여 Sequence detector ... equence가 10인 경우 00을 앞에 붙여 0010). 참고자료의 Verilog Tutorial을 참고하여, sequence detector module과 test bench

리포트 | 5페이짿� | 1,000원 | 등록일 2013.03.08

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[Flowrian] 4 Bit Binary Counter (TTL 74163) 회로의 Verilog 설계 및 검증

한다. 논리회로는 RTL 수준의 코드에서 자동으로 생성될 수 있고, Verilog 언어로 설계를 배우는 독자에게는 RTL 수준의 코드가 보다 교육적이기 때문이다.설계는 Verilog 언어 ... 를 이용하여 모델링 되었으며, 테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고 결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.(주)시스템 센트로이드 ... 의 Flowrian으로 설계되었으며 Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.

리포트 | 6페이짿� | 1,000원 | 등록일 2012.08.27

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[Flowrian] BCD to 7-Segment Decoder (TTL 7448)의 Verilog 설계 및 시뮬레이션 검증

는 RTL 수준의 코드에서 자동으로 생성될 수 있고, Verilog 언어로 설계를 배우는 독자에게는 RTL 수준의 코드가 보다 교육적이기 때문이다.TTL 7447 회로와 논리적 동작 ... 은 동일하나 7 세그멘트를 Active High 로 구동시킨다는 점이 다르다.즉, 논리값 `1` 에서 세그멘트 LED 가 켜진다는 의미이다. 설계는 Verilog 언어를 이용 ... 하여 모델링 되었으며, 테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고 결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.(주)시스템 센트로이드

리포트 | 10페이짿� | 1,000원 | 등록일 2012.05.07

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FIFO(First in First out)

`timescale 1ns / 1psmodule FIFO (dout, full, empty, din, push, pop,clk, rst);input [7:0] din;input push, pop,clk, rst;output [7:0] dout; wire [7:0]..

리포트 | 8페이짿� | 1,500원 | 등록일 2010.12.09

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Verilog 를 이용한 CPU의 Pipeline 구현 (컴퓨터 아키텍쳐 실습)

을 제시한 interface에 맞추어 verilog로 작성한다.(2) TSC full instruction 테스트를 위한 TSC assembly code를 작성한다.(3) 위의 c ... testbench skeleton을 제약사항에 맞추어 변형하는 것을 잊지 않는다!)(4) CPU를 test할 수 있는 TSC Assembly code를 작성하여, cpu testbench ... ode를 cpu testbench의 memory 부분에 assign한다.cpu module을 작성하는 과정은 다음과 같다.(1) cpu의 micro architecture를 정의

리포트 | 3페이짿� | 1,000원 | 등록일 2013.03.08

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Excess 3 to BCD code converter ( Excess-3-to-BCD code converter )

>Specification▪ BCD code 는 4 bit의 binary로 0~9까지의 10진수를 표현한 코드이다. 4개의 bit가 10진수 1자리를 나타낸다.▪ Excess-3 code 는 각각 ... _BC 함endcaseendfunctionendmodule< Verilog coding for Ex 3 to BCD >분석:Input 4bit를 입력 받은 후 Case문을 이용 ... 제�� : Design of a Excess-3-to-BCD code converter (combinational circuit)개요본 실습에서는 Excess-3 code를 BCD

리포트 | 16페이짿� | 3,500원 | 등록일 2011.04.22

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VLSI

Verilog/VHDL ProjectSynopsys Project◈ DescriptionWe changed our design from ‘Traffic Signal ... , the status of M changes from 00 to 01 to 00, while PF changes from 1 to 2 to 3.◈Verilog Code-Main ... Code-Test Bench Code◈Mapped Verilog[Figure1_Schemetic Circuit]◈Visual Waveforms-Mapped Verilog[Figure2

리포트 | 10페이짿� | 1,000원 | 등록일 2012.02.14

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1싸이클 실행 uMips

Verilog를 이용하여 1싸이클 실행 microMips를 설계한다.본 소스 코드 제작은 Computer Architecture (저자:Behrooz Parhami)을 참조하여 코딩하였습니다.)소스 코드에 대한 자세한 설명은 레퍼런스를 참조하시기바랍니다.

리포트 | 2페이짿� | 3,000원 | 등록일 2012.12.02

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서울시립대학껓 전자전기컴퓨터설계실험2 제03주 Lab02 Post

적으로 다음과 같은 코드를 작성한다.Pin Assignment CodeCompileCompile컴파일을 마치면, 위와 같이 Synthesize, Implement Design ... .Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.

리포트 | 9페이짿� | 1,500원 | 등록일 2017.09.04

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DECODER, ENCODER

▶ VHDL 코드 합성Xilinx ISE는 유저가 코딩한 VHDL이나 Verilog 또는 SCH를 Netlist로 만드는 과정을 수행하도록 지원한다. ISE는 기본적으로 XST라는 자체 ... ▶ Describe its input output signals첫번째 표시창Input(BCD code)SelectorOutput(7-segment)0 ... Selector가 00일 때 0부터 9까지를 표시하는 디코더두번째 표시창Input(BCD code)SelectorOutput(7-segment

리포트 | 13페이짿� | 1,000원 | 등록일 2010.03.26

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verilog HDL을 이용한 LED주사위 설계 보고서 (자판기 or 신호등)

***0000000111001101100111111111011주사위 회로 Verilog HDL 코드module DICE(CLK, RST, STOP, Y);input CLK ... 과제 최종보고서과제명Verilog HDL을 이용한 주사위 설계팀번호지도교수공동연구원이 름학 번전화번호“Verilog HDL을 이용한 주사위 설계” 과제에 대한 최종보고서를 첨부 ... 간단한 동작원리로 동작하는 주사위 내부의 제어기의 회로를 Verilog HDL 언어를 이용하여 직접 코딩하고, Verilog HDL 언어를 조금 더 숙련되게 사용하고자 한다. 또한

리포트 | 7페이짿� | 1,500원 | 등록일 2013.07.16

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Xilinx사 ISE의 isim 시뮬레이션을 스크립트로 실행하는 방법

에서 프로젝트를 설정하고 Verilog 코드를 작성하여 프로젝트에 등록하고 시뮬레이션을 실행하면 아래 그림과 같은 GUI가 나타나서 시뮬레이션에서 출력된 파평을 그래픽으로 분석하는 것이 가능하다. ... ISim 은 Xilinx 사의 ISE 에 내장된 HDL 시뮬레이터로서 Verilog & VHDL 언어로 설계된 디지털 회로의 레지스터 레벨 혹은 타이밍 시뮬레이션에 사용 ... 이 가능한 HDL 코드의 길이는 50,000 라인으로 제한된다.ISim 은 ISE 가 제공하는 GUI 를 통하여 대화식 (Interactive) 으로 실행할 수 있다. ISE 상

리포트 | 17페이짿� | 2,500원 | 등록일 2012.08.18 | 수정일 2014.08.19

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결과보고서-Exp 10. Co-emulation & Optimization IDCT.hwp

verilog 코드에서 각 stage 내의 operation 들은 서로 독립적으로 작용하므로 파이프라이닝의 효과를 얻을 수 있었다. 여기서 걱정하였던 부분은 Read After ... 정도원래 code를 synthesize 하고 난 report는 다음과 같았다.Area ReportSpeed Report즉, 위의 그림과 같이,Number of Slices ... 였다.2) start를 써야 하는 이유start를 쓰지 않고 coding을 하였을 때는, rst 이 0인 경우에 posedge clock마다 counter를 1을 증가시키고 ret

리포트 | 5페이짿� | 2,000원 | 등록일 2010.10.09

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예비보고서-Exp9.Inverse DCT Hardware Module Design

되었고 entropy coded 되었다.●DCT application - JPEG⑴Encoding다음 그림의 8 bit sub image가 다음 8*8 matrix라고 한다.8bit이면 2 ... ,Output defined by current state 을 확인해보면 된다.예를 한번 들어보자.다음의 verilog 코드를 살펴보도록 하자.왼쪽의 코드는 output이 state ... Verilog HDL are basic tools for describing digital circuits which performs specified functionalities. In

리포트 | 11페이짿� | 2,000원 | 등록일 2010.10.09

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FPGA를 이용한 디지털 시스템 설계(인하대) 16bit Full Adder 보고서 (verilog코딩)

FPGA를 이용한 디지털시스템 설계 REPORT1bit, 4bit full adder를 이용한 16bit full adder 설계1. 실험목표이번 실험의 목표는 Verilog언어 ... 를 이용하여 1bit , 4bit fulladder를 설계하고 최종적으로 16bit fulladder를 설계한 후 시뮬레이션하는 것이었다.2. 실험과정 및 소스코드16bit ... 과 같다.위 내용들을 토대로 코드를 짜면 아래와 같다. - 1bit full addermodule fulladder(sum, c_out, a, b, c_in);output sum

리포트 | 12페이짿� | 2,000원 | 등록일 2015.09.25

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4비트 가감산기 설계 보고서

는 게이트까지 포함시킴xor(t1, t0, a);// 여기서부터 fulladder 설계 코드and(t2, t0, a);xor(result, t1, z);and(t3, t1, z);or ... 일 때는 가산, 1일 때는 감산이되고, 쿼터스에서 코드를 짤 경우, input, output에 대한 변수를 설정해야하고, wire를 지정하여 연결될 노드 변수를 설정해야한다. ... 법도 알고 있어야 한다.▶ 결론쿼터스2의 Verilog를 사용하여 제어 신호로 가/감산을 설정하고, 4비트의 입력 a, b에 신호를 입력한 후 그 결과 값을 도출한다. 이것

리포트 | 4페이짿� | 1,500원 | 등록일 2014.05.19

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[Flowrian] Fibonacci 행렬 생성 회로의 Verilog 설계 및 시뮬레이션 검증

Fibonacci 행렬값을 생성하는 회로를 설계하는데 하위 모듈로 사용되는 Ripple-Carry 덧셈기와 Register 는 파라메터를 도입하여 하나의 Verilog 코드 ... 로 다양한 종류의모듈을 설계할 수 있도록 가변적인 Verilog 코딩을 하였다.Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1 ... . Fibonacci 행렬 생성 회로의 사양2. 가변 가능한 Ripple-Carry 덧셈기의 Verilog 설계 및 검증3. 가변 가능한 Register 의 Verilog 설계 및 검증4. Fibonacci 행렬 생성 회로의 Verilog 설계 및 검증

리포트 | 15페이짿� | 1,500원 | 등록일 2011.12.08

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아주대 논리회로실험 설계 프로젝트 예비보고서(Stop Watch)

1. 설계 목적- FPGA를 이용하여 Stop Watch를 구현해보는 것이다. Quartus2 프로그램을 이용하여 Stop Watch가 작동할 수 있는 회로를 구성한 뒤, FPGA를 사용하여 Bread Board와 7-segment를 이용하여 동작을 확인한다.2. 설계..

리포트 | 7페이짿� | 3,000원 | 등록일 2015.11.28

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FPGA를 이용한 IDCT의 co-emulation

은 Synthesize 할 IDCT_2D (Inverse Discrete Cosine Transform, 2 dimension) verilog code이다. 생략된 코드로 설명에 필요한 부분만 남겨두 ... verilog code>module IDCT_2D(clk,rst,start,in0,in1,in2,in3,idct_out0,idct_out1,idct_out2,idct_out3

리포트 | 11페이짿� | 7,000원 | 등록일 2009.12.24

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