"verilog"의 검색결과 입니다.

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verilog verilog 시계 verilog 게임 FPGA 동기식 BCD 카운터 verilog 자판기

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"verilog" 검색결과 281-300 / 1,587건

Verilog를 이용한 디지털 도어락 설계(Digital doorlock)

상태에러 상태 - 비밀번호 입력 3회 이상 오류시Verilog 코드module doorlock3(clk, rst, start_stop_key, lock_key, master_key

리포트 | 21페이짿� | 2,000원 | 등록일 2010.07.15

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디지털 시스템실험, Verilog 코딩, 16X4 RAM(Random Access memory) 설계, FPGA보드 결과 포함

안에는 RAM의 두 가지 기능, 쓰기와 읽기를 포함하였다.1. Memory의 Verilog Code이다.WR=1이면 A0~A3이 각각 D_IN0~D_IN3으로 저장되게 하였고RD

리포트 | 3페이짿� | 2,000원 | 등록일 2015.12.05

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[Flowrian] Linear Feedback Shift Register의 Verilog 설계 및 시뮬레이션 검증

D 플립플롭을 직렬로 연결하는데 쉬프트 레지스터에서 tap 의 위치에 해당되는 비트들 중간에 XOR 게이트를 통하여 연산되는 방식의 구조를 갖는다.Verilog 언어를 이용 ... 하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. Linear Feedback Shift Register의 사양2. D 플립플롭의 Verilog 설계 및 검증3 ... . Fibonacci LFSR 회로의 Verilog 설계 및 검증4. Galois LFSR 회로의 Verilog 설계 및 검증

리포트 | 19페이짿� | 2,000원 | 등록일 2011.12.20

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FPGA를 이용한 DC-DC 부스트 컨버터 PID 제어 설계 및 실험(verilog 코드 포함)

- FPGA를 이용하여 전력전자 공학에서 배우는 DC - DC 부스트 컨버터 설계 및 PID 제어 실험- 전체적인 회로도 및 QUARTUS II 를 이용한 PID 제어 사용법 포함(PDF 및 동영상)FPGA.zip 자료 내용- FPGA.zip

리포트 | 3,000원 | 등록일 2014.11.30 | 수정일 2020.03.15

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자일링스verilog언어를 이용한 push버튼을 통해 세그먼트 물레방아

verilog 로 푸시 버튼 1을 눌렀을때 왼쪽 세그먼트가 물레방아 형식으로 돌아가고푸시버튼 2를 눌렀을때 오른쪽 세그먼트에서 물레방아로 돌아가고 3을 누르면 왼쪽 세그먼트 0으로 표시4를 누르면 오른쪽 세그먼트 0표시

리포트 | 2,500원 | 등록일 2011.12.16

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[Flowrian] Fibonacci 행렬 생성 회로의 Verilog 설계 및 시뮬레이션 검증

Fibonacci 행렬값을 생성하는 회로를 설계하는데 하위 모듈로 사용되는 Ripple-Carry 덧셈기와 Register 는 파라메터를 도입하여 하나의 Verilog 코드 ... 로 다양한 종류의모듈을 설계할 수 있도록 가변적인 Verilog 코딩을 하였다.Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1 ... . Fibonacci 행렬 생성 회로의 사양2. 가변 가능한 Ripple-Carry 덧셈기의 Verilog 설계 및 검증3. 가변 가능한 Register 의 Verilog 설계 및 검증4. Fibonacci 행렬 생성 회로의 Verilog 설계 및 검증

리포트 | 15페이짿� | 1,500원 | 등록일 2011.12.08

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IIR filter verilog code

`timescale 1ns / 1psmodule top (clk, reset, init, sel, coeff_b1, coeff_b2, coeff_b3, coeff_a2, coeff_a3, filter_in, filter..

리포트 | 1,500원 | 등록일 2007.08.02

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[디지털회로실험] [쿼터스 / 베릴로그 언어(Verilog HDL) / DE2] (실험18) 타이머(Timer) 설계

실험 (1) 1. Enable 신호를 추가하여 register 초기화 2. 50MHz or 27MHz를 이용, 1MHz로 분주 3. push switch 사용 위한 sw_min, sw_sec 수정 4. 7-segment (sw_sec) 5. DE2보드 동작시키기(단,..

리포트 | 11페이짿� | 2,000원 | 등록일 2014.10.21 | 수정일 2016.06.13

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[Flowrian] 10진 카운터 회로의 Verilog 설계 및 시뮬레이션 검증

한다. 10진 카운터 회로의 동작은 Verilog 언어가 제공하는 2가지 방식, Behavior와 Structure 관점에서 논리동작을 모델링한다.설계는 Verilog 언어를 이용 ... 하여 모델링 되었으며, 테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고 결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.(주)시스템 센트로이드 ... 의 Flowrian으로 설계되었으며 Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.

리포트 | 11페이짿� | 1,000원 | 등록일 2011.11.05

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디지털 시스템 실험, Verilog 코딩, Adder/Subtractor/Multiplier/Divider, Binary to BCD 설계, FPGA보드 결과 포함

exclusive or 게이트 하나와 and gate 하나를 이용하여 Coding이 가능하다. 그리고 Full Adder는 처음에 예비보고서에 Verilog에 배열을 이용하여 4'b

리포트 | 5페이짿� | 2,500원 | 등록일 2015.12.05 | 수정일 2018.05.23

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ASIC verilog divider(디바이더) 구현

[ASIC 설계] 1. [Divider] 25MHZ ---> 1HZ-------------------------------------------------------------------(SOURCE. Case 1)module Divider1 (CLK,CNT16);ou..

리포트 | 6페이짿� | 1,000원 | 등록일 2007.03.27

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verilog로 짠 mips 다중사이클 데이터패스 명령어추가

Microprocessor-#5MultiCycle-DataPath(addi, subi, slti, jal, jr 명령어 추가 및 summation 구현)1. MIPS Assembly Language -> Machine LanguageInstructionMachine L..

리포트 | 12페이짿� | 3,000원 | 등록일 2011.10.13

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verilog coding을 이용한 Adder&Subtractor

[7:0] cmpl = BIN^{8{IS_SUB}};add8c U_ADD(.AIN(AIN), .BIN(cmpl), .CIN(IS_SUB), .SUM(SUM), .COUT(COUT));endmodule4. Verilog Coding

리포트 | 2페이짿� | 1,000원 | 등록일 2009.05.07

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[Flowrian] Arithmetic Logic Unit 회로의 Verilog 설계 및 시뮬레이션 검증

alu8b : ALU 연산 회로Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. Arithmetic Logic Unit 회로의 사양 2 ... . 8 비트 레지스터 모듈의 Verilog 설계 및 검증 3. ALU 모듈의 Verilog 설계 및 검증

리포트 | 14페이짿� | 2,000원 | 등록일 2011.12.26

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[Flowrian] 미사일 발사 제어 회로의 Verilog 설계 및 시뮬레이션 검증

들의 조합으로 구조수준에서 설계되었다아군 미사일을 회전시키는 유한상태머신아군 미사일 전체 동작을 제어하는 유한상태머신적군 미사일의 방향을 알려주는 테스트벤치미사일 제어 회로 존슨코드를 활용하는 예제 회로로서 Verilog 언어를 설계를 배우려는 분에게 도움이 된다.

리포트 | 31페이짿� | 1,500원 | 등록일 2011.10.01 | 수정일 2014.08.19

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[Flowrian] 디지털 열쇄 잠금 회로의 Verilog 설계 및 시뮬레이션 검증

본 문서에서는 아래의 모듈들은 Verilog 언어로 설계하여 시뮬레이션 검증을 하였다.- 4개의 BCD 숫자의 동일 여부 판단 : RT 수준 Verilog 설계 및 시뮬레이션 ... 검증- 4 비트 레지스터 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 4 비트 4 깊이 시프트 레지스터 : 구조수준 Verilog 설계 및 시뮬레이션 검증- 3 비트 ... 카운터 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 데이터 패스 : 구조수준 Verilog 설계 및 시뮬레이션 검증- 제어기 : RT 수준 Verilog 설계 및 시뮬레이션

리포트 | 36페이짿� | 2,000원 | 등록일 2011.10.04

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[Flowrian] Braun Array Multiplier 회로의 Verilog 설계 및 시뮬레이션 검증

으로 구조수준에서 설계되었다.전가산기 : RT 수준 Verilog 설계 및 시뮬레이션 검증4x4 BAM 곱셈기 : 구조수준 Verilog 설계 및 시뮬레이션 검증Verilog 언어를 이용하여 전가산기 배열로 구성되는 곱셈기 설계방식을 배울 수 있다.

리포트 | 14페이짿� | 1,500원 | 등록일 2011.10.01

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[디��털시스템실험(Verilog)] TTL 기본 실습 예비보고서

디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 예비 보고서학부 : 학번 / 이름 :실험조 : 실험일 :실험제��TTL 기본 실습실험목표① Oscilloscope 사용 방법을 익힌다.② IC type의 논리회로 소자인 TTL을 이용하는 방..

리포트 | 2페이짿� | 1,000원 | 등록일 2011.10.05

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[디��털시스템실험(Verilog)] TTL 기본 실습 결과보고서

디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 결과 보고서학부 : 학번/이름 :실험조 : 실험일 :실험제��TTL 기본 실습실험목표① Oscilloscope 사용 방법을 익힌다.② IC type의 논리회로 소자인 TTL을 이용하는 방법을..

리포트 | 3페이짿� | 1,500원 | 등록일 2011.10.05

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Verilog HDL 알람시계, 최대공약수 구하는 프로그램

Verilog HDL 을 이용한 Digital Alarm Clock, GCD 구하는 프로그램.1. Alarm 기능을 갖는 digital clock2. GCD (최대공약수)3. 리포트(Simulation 포함)

리포트 | 7페이짿� | 2,000원 | 등록일 2010.05.26

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