"verilog"의 검색결과 입니다.

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verilog verilog 시계 verilog 게임 FPGA 동기식 BCD 카운터 verilog 자판기

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"verilog" 검색결과 101-120 / 1,588건

FIFO_using_Verilog

Types of Memory현대의 computer는 data와 program을 저장하기 위해 다양한 type의 memory (semi-conductor, magnetic disks and tapes, DVDs etc.)를 갖추고 있다. 각각의 type들은 고유의 특성과..

리포트 | 15페이짿� | 1,000원 | 등록일 2011.06.18

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verilog-스탑워치(stopwatch)A+자료 코드및 레포트

목표 : Verilog HDL을 이용하여 스톱워치를 설계 한다. 내용 : start 신호를 입력하면 시간이 올라가고 stop 신호를 입력하면 시간이 멈추고 reset 신호 ... : 00 : 00 : 00 시 , 분, 초 각각 2자리 총 6자리가 표시되는 스톱워치 목표 : Verilog HDL을 이용하여 스톱워치를 설계 한다. 내용 : start

리포트 | 6페이짿� | 9,000원 | 등록일 2019.08.24 | 수정일 2023.11.02

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verilog가감산기(adder-subtracter) 코드및 결과레포트(modelsim)

Spec : 4Bit Full adder, 4Bit Full subtractor Verilog Coding Simulation 결과는 1,0으로 표시 ... Timescale 은 1ns/10ps 통일 2000ps만큼 바뀜 Verilog Tool 은 Model Sim 사용

리포트 | 4,500원 | 등록일 2019.08.24 | 수정일 2019.09.23

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디��털시스템설계 verilog HDL 1101을 무어머신과 밀리머신으로 설계하기

과목: 디지털 시스템 설계학번:이름:1)무어머신으로 설계하기. 2)밀리머신으로 설계하기.

리포트 | 2페이짿� | 1,000원 | 등록일 2019.11.17

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verilog cla

1. 실습목표연산회로 중 하나인 Carry Look ahead Adder에 대해서 설계한다. 4 bit Carry Look ahead Adder를 구성하여 동작시키고 시뮬레이션을 통하여 구성한 Carry Look ahead Adder가 올바르게 동작하는지 확인하고 검증..

리포트 | 23페이짿� | 1,500원 | 등록일 2010.12.21

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verilog HDL를 이용한 택시미터기 구현

택시미터기 기능 설명1. 택시의 상태에 따라 카운트를 감소시키는 주파수가 변화한다. 1) 택시가 멈춰있을 때 - 1Hz 2) 택시가 저속일 때 - 50Hz 3) 택시가 고속일 때 - 100Hz2. 시간이 낮과 밤일 때 감소하는 카운트 숫자가 변화한다...

리포트 | 9,900원 | 등록일 2015.12.16 | 수정일 2020.11.12

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verilog-계산기(calculator)A+자료 코드및 레포트

1.시뮬레이션 분석 및 설명 (출력을 16bit로 사용하여 스크린샷을 했을 시 일반 화면 크기를 넘어가는 점이 생겼으며, 10진수의 계산 값이 정확한지 보여드리고자 10진수 시뮬레이션결과도 첨부하였습니다.)이번 시뮬레이션 목표는 adder로 74+98을 계산하는 것이 ..

리포트 | 9,000원 | 등록일 2019.08.24 | 수정일 2023.11.02

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verilog-디지털시계(Digital watch)A+자료 코드및 레포트

목표: Verilog HDL을 이용하여 디지털 시계를 설계 한다.내용: 교재를 참고하여 디지털 시계를 완성 한다.- MSL (Master Selection Logic) 설계

리포트 | 59페이짿� | 9,000원 | 등록일 2019.08.24 | 수정일 2023.11.02

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FPGA 내용정리 (Digital Systems Design Using Verilog) (수기 작성 중요 내용 정리)

리포트 | 3페이짿� | 1,000원 | 등록일 2020.03.12

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verilog - rom과 ram 구현, verilog 기초적인 설명서

ModelSim에서 Timing Wave 출력하기1. 이미 작성한 프로젝트를 열거나, 타이핑 후에 저장 하고, compile 수행2. compile 후에 아래의 Library 탭을 클릭하고, work 안에 있는 tb_모듈 을 simulate3. simulate 후에 파..

리포트 | 11페이짿� | 1,500원 | 등록일 2013.06.23

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[Flowrian] Bingo Game 회로의 Verilog 설계 및 시뮬레이션 검증

1. Bingo Game 회로의 사양 설계 사양 - Bingo Game 회로는 숫자 맞추기 게임을 수행하는 회로로서 사용자가 0~254 사이의 정수값을 입력하면 회로는 추측값을 제시하면서 사용자가 입력한 목표값과 비교하여 크거나 작음을 판단 하면서 다음 추측값을 제시하..

리포트 | 22페이짿� | 2,500원 | 등록일 2017.07.06

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[기초전자회로실험] Verilog 언어를 이용한 Sequential Logic 설계 결과레포트

실험 제�� : Verilog 언어를 이용한 Sequential Logic 설계고찰실험 시간에는 먼저 D-FF와 제공 되지 않은 T-FF로 실험을 하는 것 이였다. 친절히 설명

리포트 | 2페이짿� | 1,000원 | 등록일 2019.04.03

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Verilog로 고성능의 12비트 곱하기 4비트의 multiplier를 설계 (레포트, 설계파일)

1. 설계목적Verilog HDL을 이용하여 고성능의 12비트 곱하기 4비트의 multiplier를 설계한다.2. 설계사항Multiplier는 기본적으로 partial

리포트 | 2페이짿� | 3,000원 | 등록일 2020.04.15

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컴퓨터구조 verilog과제 모음

※SR_latch 코드※sr_latch.v module sr_latch(Sbar, Rbar, Q, Qbar);input Sbar, Rbar;output Q, Qbar;nand na1(Q, Sbar, Qbar);nand na2(Qbar, Rbar, Q);endmodule

리포트 | 3페이짿� | 3,000원 | 등록일 2013.03.29

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디지털 시스템 실험 FPGA 및 Verilog의 이해, Verilog를 통한 FPGA 프로그래밍 방법 이해 결과보고서

디지털 시스템 설계 및 실험 결과 보고서작성자:실험조:실험일:실험제��: FPGA 및 Verilog의 이해, Verilog를 통한 FPGA 프로그래밍 방법 이해실험목표: FPGA ... 와 Verilog가 무엇인지 이해한다.Verilog로 설계한 회로의 동작을 FPGA를 통해 검증한다.module LAB01_INTRODUCTION(inp1, inp2, inp3

리포트 | 3페이짿� | 1,000원 | 등록일 2016.04.08

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디��털논리회로씄험(Verilog HDL) -BCD counter, HEELO shifter

위해 26bit가 필요함- 50,000[Hz]*1,000[ms] = 50,000,000◉Behavioral Verilog ⓵ Initial-Behavior block

리포트 | 6페이짿� | 1,000원 | 등록일 2019.08.29

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전전설 실험2 Final Project 다기능 계산기(Verilog Calculator)

Final Project ReportVerilog Calculator -담당 교수담당 조교제 출 일2017. 12. 12. (Tue.)학 번이 름Contents< 초록 (Abstract) >1. Introduction (실험에 대한 소개)………….‥‥‥‥‥‥‥‥‥‥‥...

리포트 | 35페이짿� | 20,000원 | 등록일 2018.11.10 | 수정일 2024.03.12

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Verilog comparator

테스트 해본 자료 입니다.

리포트 | 2,000원 | 등록일 2010.03.31

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[기초전자회로실험2] Verilog 언어를 이용한 Sequential Logic 설계 예비레포트

1Preliminary report Electronic Engineering기초전자회로실험Verilog 언어를 이용한 Sequential Logic 설계자료는 실제 실험을 바탕 ... 으로 작성되었으며,보고서 평가 A+기초전자회로실험 과목 A+받은 자료입니다.본 문서는 나눔글꼴 기준으로 되어있습니다. (네이버 나눔글꼴)1. 실험제��Verilog 언어를 이용

리포트 | 7페이짿� | 1,000원 | 등록일 2019.03.27 | 수정일 2019.04.01

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16비트 순차 나눗셈기 (verilog)

verilog로 구현한 8비트 순차 나눗셈기로 링카운터,뺄셈기,쉬프터,레지스터,등가비교기를 이용하여 몫을 찾고 나머지값을 구합니다.ps)링카운터를 사용함으로서 일반 카운터를 이용

리포트 | 10페이짿� | 3,000원 | 등록일 2013.11.05 | 수정일 2013.11.09

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